【正文】 WHEN S3 = STATE=S4。 END CASE。 LED=LIGHT。039。 WHEN S5 = STATE=S6。 WHEN S1 = STATE=S2。 BEGIN PROCESS (CLR, CLKOUT) BEGIN IF CLR=39。 CLKOUT : IN STD_LOGIC。 END IF。 ELSE TEMP:=TEMP+39。 ELSE TEMP:=TEMP+1。EVENT AND CLK=39。 BEGIN IF CLR=39。 CLR : IN STD_LOGIC。由于之前都有認(rèn)真參與了前兩次的課程設(shè)計(jì)，前兩次課程設(shè)計(jì)的指導(dǎo)老師劉青正老師也同樣給予了細(xì)心的指導(dǎo)，讓我熟悉課程設(shè)計(jì)的過程，為這次課程設(shè)計(jì)能順利進(jìn)行提供了基礎(chǔ)，所以在此我也謝謝劉老師。另外，Endtime的值需要設(shè)置的長一點(diǎn)：10ms左右，這樣就可以觀察到完整的仿真結(jié)果。各個(gè)鍵位每按下一次即為變換一次高低電平。當(dāng)CLR=0且時(shí)鐘信號(hào)CLK_IN來到時(shí)，⒈CHOSE_KEY為1時(shí)，如果TEMP=011（即為3），則TEMP=000（即為0）且CLKOUT如果TEMP不為011，則TEMP+1⒉CHOSE_KEY為0時(shí)如果TEMP=111（即為7），則TEMP=000（即為0）且CLKOUT如果TEMP不為111，則TEMP+1當(dāng)sup為1時(shí)輸出將停止在當(dāng)前狀態(tài)，否則將按上面的執(zhí)行。當(dāng)CHISE_KEY為低電平時(shí)，輸入每經(jīng)過四個(gè)時(shí)鐘周期進(jìn)行翻轉(zhuǎn)，實(shí)現(xiàn)八分頻的快節(jié)奏，當(dāng)CHISE_KEY為高電平時(shí)，輸出每經(jīng)過八個(gè)時(shí)鐘周期進(jìn)行翻轉(zhuǎn)，實(shí)現(xiàn)十六分頻的慢節(jié)奏。 與其它硬件設(shè)計(jì)方法相比，用VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的：具有很強(qiáng)的行為描述能力，支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用，可讀性好，易于修改和發(fā)現(xiàn)錯(cuò)誤，可以使用仿真器對(duì)VHDL源代碼進(jìn)行仿真允許設(shè)計(jì)者不依賴于器件，容易發(fā)現(xiàn)設(shè)計(jì)中出現(xiàn)的問題，以便及時(shí)處理。每種花樣變化時(shí)會(huì)有聲音提示。利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC版圖或PCB版圖的整個(gè)過程的計(jì)算機(jī)上自動(dòng)處理完成。 EDA技術(shù)特征 EDA是電子設(shè)計(jì)領(lǐng)域的一場(chǎng)革命,它源于計(jì)算機(jī)輔助設(shè)計(jì)（CAD，Computer Aided Design）、計(jì)算機(jī)輔助制造（CAM，Computer Aided Made）、計(jì)算機(jī)輔助測(cè)試（CAT，Computer Aided Test）和計(jì)算機(jī)輔助工程（CAE，Computer Aided Engineering）。 隨著科學(xué)技術(shù)的發(fā)展以及人民生活水平的提高,在現(xiàn)代生活中, 彩燈作為一種裝飾既可以增強(qiáng)人們的感觀,起到廣告宣傳的作用,又可以增添節(jié)日氣氛,為人們的生活增添亮麗。相比傳統(tǒng)的電路系統(tǒng)的設(shè)計(jì)方法，VHDL具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下（Top to Down）和基于庫（LibraryBased）的設(shè)計(jì)的特點(diǎn)，因此設(shè)計(jì)者可以不必了解硬件結(jié)構(gòu)。CPLD是新型的可編程邏輯器件，采用CPLD進(jìn)行產(chǎn)品開發(fā)可以靈活地進(jìn)行模塊配置，大大縮短了產(chǎn)品開發(fā)周期，也有利于產(chǎn)品向小型化，集成化的方向發(fā)展。11 8第四章 模塊仿真與整體仿真 5 4 本章小結(jié) 3 9 14摘要隨著科技的發(fā)展 , 在現(xiàn)代生活中, 彩燈作為一種景觀應(yīng)用越來越多。而VHDL語言是EDA的關(guān)鍵技術(shù)之一，它采用自頂向下的設(shè)計(jì)方法，完成系統(tǒng)的整體設(shè)計(jì)。從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級(jí)用VHDL對(duì)電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯(cuò)，然后在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證，最后再用邏輯綜合優(yōu)化工具生成具體的門級(jí)邏輯電路的網(wǎng)表，下載到具體的CPLD器件中去，從而實(shí)現(xiàn)可編程的專用集成電路（ASIC）的設(shè)計(jì)。 用VHDL進(jìn)行設(shè)計(jì)，首先應(yīng)該理解，VHDL語言是一種全方位硬件描述語言，包括系統(tǒng)行為級(jí)，寄存器傳輸級(jí)和邏輯門級(jí)多個(gè)設(shè)計(jì)層次。利用EDA工具,電子設(shè)計(jì)師從概念、算法、協(xié)議開始設(shè)計(jì)電子系統(tǒng),從電路設(shè)計(jì)、性能分析直到IC版圖或PCB版圖生成的全過程均可在計(jì)算機(jī)上自動(dòng)完成?，F(xiàn)在對(duì)EDA的概念或范疇用得很寬。 用VHDL進(jìn)行設(shè)計(jì) ,首先應(yīng)該了解 ,VHDL語言一種全方位硬件描述語言 ,包括系統(tǒng)行為級(jí) ,寄存?zhèn)鬏敿?jí)和邏輯門級(jí)多個(gè)設(shè)計(jì)層次。實(shí)現(xiàn)了設(shè)計(jì)與工藝無關(guān)，可移植性好，上市時(shí)間快，成本低，ASIC移植等優(yōu)點(diǎn)。（2） 時(shí)序控制電路在quartusII環(huán)境下采用VHDL的文本輸入法設(shè)計(jì)時(shí)序控制電路，將設(shè)計(jì)好的程序進(jìn)行例化封裝，得到的顯示控制電路的模塊框圖如圖4所示：（圖4）輸入信號(hào)CLKOUT、CLK_SPK和CLR的定義與時(shí)序控制電路一樣，輸出信號(hào)led[7..0]能夠循環(huán)輸出8個(gè)彩燈六種不同狀態(tài)的花型，而輸出信號(hào)CLK_SPK能實(shí)現(xiàn)每種花型變化時(shí)給予聲音提示。在quartusII中建立一個(gè)仿真文件，對(duì)時(shí)序電路模塊進(jìn)行軟件仿真，其中輸入信號(hào)分別設(shè)為： 結(jié)束時(shí)間end time:10ms 時(shí)鐘周期CLKOUT：400ns 聲音輸入信號(hào)周期CLK_SPK：400ns（圖7）在quartusII中建立一個(gè)仿真文件，對(duì)時(shí)序