【正文】 計方法是采用自下而上的設(shè)計方法，即根據(jù)系統(tǒng)對硬件的要求，詳細(xì)編制技術(shù)規(guī)格書，并畫出系統(tǒng)控制流圖；然后根據(jù)技術(shù)規(guī)格書和系統(tǒng)控制流圖，對系統(tǒng)的功能進行細(xì)化，合理地劃分功能模塊，并畫出系統(tǒng)的功能框圖；接著就進行各功能模塊的細(xì)化和電路設(shè)計；各功能模塊電路設(shè)計、調(diào)試完成后，將各功能模塊的硬件電路連接起來再進行系統(tǒng)的調(diào)試，最后完成整個系統(tǒng)的硬件設(shè)計。目前，它在中國的應(yīng)用多數(shù)是用在FPGA/CPLD/EPLD的設(shè)計中?，F(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE1076之后，各EDA公司相繼推出了自己的VHDL設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和VHDL接口。當(dāng)今社會是數(shù)字化的社會，也是數(shù)字集成電路廣泛應(yīng)用的社會，數(shù)字本身在不斷的進行更新?lián)QVHDL的英文全名是VHSIC（Very High Speed Integrated Circuit）Hardware Descriptiong Language, 翻譯成中文就是超高速集成電路硬件描述語言，誕生于1982年。VHDL技術(shù)與傳統(tǒng)的數(shù)字電子系統(tǒng)或IC設(shè)計相比之下有很大的優(yōu)勢，主要表現(xiàn)在： 第一，VHDL語言具有很強的電路描述和建模能力，能從多個層次對數(shù)字系統(tǒng)進行建 模和描述，從而大大簡化了硬件設(shè)計任務(wù)，提高了設(shè)計效率和可靠性。VHDL的英文全名是VHSIC（Very High Speed Integrated Circuit）Hardware Description Language,由IEEE（The Institute of Electrical and Electronics Engineets）進一步發(fā)展，并在1987年作為“IEEE標(biāo)準(zhǔn)1076”公布。硬件描述語言HDL是EDA技術(shù)的重要組成部分，常見的HDL主要有VHDL、Verilog HDL、ABEL、AHDL、System Verilog和SystemC。EDA技術(shù)（即Electronic Design Automation技術(shù)）就是依賴強大的計算機，在EDA工具軟件平臺上，對以硬件描述語言HDL（Hardware DdscriptionLangurage）為系統(tǒng)邏輯描述手段完成的設(shè)計文件，自動地完成邏輯編譯、化簡、分割、綜合、布局布線以及邏輯優(yōu)化和仿真測試，直至實現(xiàn)既定的電子線路系統(tǒng)功能。課程設(shè)計說明書EDA是電子設(shè)計自動化（Electronic Design Automation）縮寫，是90年代初從CAD（計算機輔助設(shè)計）、CAM（計算機輔助制造）、CAT（計算機輔助測試）和CAE（計算機輔助工程）的概念發(fā)展而來的。本文基于FPGA開發(fā)系統(tǒng)，在QuartusII ，完成了自動售貨機控制器的設(shè)計和與仿真，并下載到試驗箱進行硬件實現(xiàn)。利用VHDL語言設(shè)計彩燈控制器設(shè)計，使其實現(xiàn)彩燈控制器變形，發(fā)聲等功能，突出了其作為硬件描述語言的良好的可讀性、可移植性和易讀性等優(yōu)點。隨著EDA技術(shù)的高速發(fā)展，電子系統(tǒng)的設(shè)計技術(shù)和工具發(fā)生了深刻的變化，大規(guī)課程設(shè)計說明書?？删幊踢壿嬈骷﨏PLD／FPGA的出現(xiàn)，給設(shè)計人員帶來了諸多方便。目前，它在中國的應(yīng)用多數(shù)是用在FPGA/CPLD/EPLD的設(shè)計中?，F(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE1076之后，各EDA公司相繼推出了自己的VHDL設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和VHDL接口。VHDL的英文全名是VHSIC（Very High Speed Integrated Circuit）Hardware Descriptiong Language, 翻譯成中文就是超高速集成電路硬件描述語言，誕生于1982年。從系統(tǒng)設(shè)計入手，在頂層進行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計，在方框圖一級用VHDL對電路的行為進行描述，并進行仿真和糾錯，然后在系統(tǒng)一級進行驗證，最后再用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表，下載到具體的CPLD器件中去，從而實現(xiàn)可編程的專用集成電路（ASIC）的設(shè)計。相比傳統(tǒng)的電路系統(tǒng)的設(shè)計方法，VHDL具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下（Top to Down）和基于庫（LibraryBased）的設(shè)計的特點。從高性能的微處理器、數(shù)字信號處理器一直到彩電、音響和電子玩具電路等，EDA技術(shù)不單是應(yīng)用于前期的計算機模擬仿真、產(chǎn)品調(diào)試，而且也在P哪的制作、電子設(shè)備的研制與生產(chǎn)、電路板的焊接、朋比的制作過程等有重要作用。EDA技術(shù)使得設(shè)計者的工作僅限于利用軟件的方式，即利用硬件描述語言和EDA軟件便可完成對系統(tǒng)硬件功能的實現(xiàn)。它由早起的電子管、晶體管、小中規(guī)模集成電路發(fā)展到超大規(guī)模集成電路以及許多具有特定功能的專用集成電路。end。y=h1)。begin u1: fenpin2 port map(clk=clk，clkk=h0)。q:out std_logic_vector(7 downto 0))。end ponent。ponent mux21 port(a,b,s:in std_logic。clkk:out std_logic)。architecture one of balucaideng issignal h0,h1:std_logic。q:out std_logic_vector(7 downto 0))。use 。library ieee。end process。end case。139。architecture a of color8 is signal s:std_logic_vector(4 downto 0)。q:out std_logic_vector(7 downto 0))。use 。 then yclkk1:= not clkk1。architecture behave of mux21 is begin process(a,b,s)begin if s=39。y:out std_logic)。use 。end behav。 thenend if。event and clk=39。039。end fenpin2。entity fenpin2 isport(clk:in std_logic。RTL電路圖：波形圖： library ieee。end process。end case。139。architecture a of color8 is signal s:std_logic_vector(4 downto 0)。q:out std_logic_vector(7 downto 0))。use 。 then y波形圖： 程序: library ieee。architecture behave of mux21 is begin process(a,b,s)begin if s=39。y:out std_logic)。use 。end behav。end if。139。beginif clk39。architecture behav of fenpin2 is beginprocess(clk)variable clkk1:std_logic:=39。clkk:out std_logic)。use 。8路彩燈的三種花型控制模塊：整個系統(tǒng)的樞紐，顯示彩燈亮的情況。四、實驗環(huán)境PC機一臺；軟件QuartusⅡ五、課程設(shè)計具體步驟及仿真結(jié)果系統(tǒng)總體設(shè)計框架結(jié)構(gòu)分頻模塊：把時鐘脈沖二分頻，得到另一個時鐘脈沖，讓這兩種時鐘脈沖來交替控制花型的速度。（2）從中間到兩邊對稱地漸漸點亮，全亮后仍由中間向兩邊逐次熄滅。三、課程設(shè)計的內(nèi)容編寫硬件描述語言VHDL程序，設(shè)計一個兩種節(jié)拍、三種花型循環(huán)變化的8路彩燈控制器。3．、課程設(shè)計的基本要求本次課程設(shè)計是設(shè)計一個8路彩燈控制器，能夠控制8路彩燈按照兩種節(jié)拍，三種花型循環(huán)變化。count_out7附錄二 編譯7附錄三 時序仿真第三篇：EDA課程設(shè)計：八路彩燈控制器EDA課程設(shè)計設(shè)計題目：基于VHDL的8路彩燈控制器設(shè)計一、課程設(shè)計的目的1．熟悉QuartusⅡ軟件的使用方法,使用VHDL 文本輸入設(shè)計法進行任務(wù)設(shè)計。end if。)THENtemp:=temp+1。event and clk=39。 THENtemp:=0。BEGINIF rst=39。END counter_4。ENTITY counter_4 ISPORT（clk,rst : IN std_logic。4進制計數(shù)器模塊LIBRARY ieee。END IF。if(temp=32)thentemp:=0。139。ELSIF(clk39。139。ARCHITECTURE a OF counter_32 IS BEGIN PROCESS(rst,clk)variable temp:integer range 0 to 32。count_out : OUT integer range 0 to 31)。USE 。end a。end if。 then outputelsecase input iswhen 0=outputwhen 1=outputwhen 2=outputwhen 3=outputwhen 4=outputwhen 5=outputwhen 6=outputwhen 7=outputwhen 8=outputwhen 9=outputwhen 10=outputwhen 11=outputwhen 12=outputwhen 13=outputwhen 14=outputwhen 15=outputwhen 16=outputwhen 17=outputwhen 18=outputwhen 19=outputwhen 20=outputwhen 21=outputwhen 22=outputwhen 23=outputwhen 24=outputwhen 25=outputwhen 26=outputwhen 27=outputwhen 28=outputwhen 29=outputwhen 30=outputwhen 31=outputwhen others=null。ARCHITECTURE a OF caideng ISBEGINPROCESS(input)BEGINif rst=39。sm :out std_logic_vector(6 downto 0))。rst:in std_logic。USE 。END a。end if。)then outputelsecase inp iswhen 0=outputwhen 1=outputwhen 2=outputwhen 3=outputwhen others=null。ARCHITECTURE a OF xzq4_1 ISBEGINPROCESS(rst,inp)BEGINif(rst=39。output : OUT std_logic)。inp:in integer range 0 to 3。USE 。end cd。end if。clk_10end if。thenif d=9 thend:=0。event and clk=39。139。p4:process(clk,rst)variable d:integer range 0 to 20。end if。clk_8end if。thenif c=7 thenc:=0。event and clk=39。139。p3:process(clk,rst)variable c:integer range 0 to 20。end if。clk_6end if。thenif b=5 thenb:=0。event and clk=39。139。p2:process(clk,rst)variable b:integer range 0 to 20。end if。clk_4end if。thenif a=3 thena:=0。event and clk=39。139。ARCHITECTURE cd OF fenpinqi IS begin p1:process(clk,rst)variable a:integer range 0 to 20。clk_10,clk_4,clk_6,