【正文】 else 28 feng_ming_qi=39。 if jishu_shi=9 then jishu_shi:=0。 else if jishu_shi=0 then if jishu_ge=0 then null。 end if。 leda0=jishu_ge。 when 6 = led1=B1011111。 when 1 = led0=B0110000。 when 9 = led0=B1111011。 use 。 clkout:out std_logic。event and clk_200hz=39。039。139。 use 。 signal leijia:std_logic_vector(30 downto 0):=(others=39。 clkq=39。 clkq=not clkq。 。 end if。 else if(clkin139。)。類屬參數(shù)定義修改其值可實(shí)現(xiàn) 2*n 分頻，默認(rèn) 2分頻 port(clkin1:in std_logic。 end if。 else count:=count+1。 then if anjian_in=39。 end ponent。按鍵信號(hào)輸入 anjian_out:out std_logic。 end case。 when 3 = led0=B1111001。 when 8 = led1=B1111111。 xianshiled1:process(leda1) 分?jǐn)?shù)的十位上的數(shù)字顯示進(jìn)程 begin case leda1 is when 0 = led1=B1111110。 add1:=0。 end if。 end if。 if clkin39。 jianfen_out。 jiafenoutq=jiafen_out。 signal laba_maichong:std_logic。 clkout:out std_logic。 end entity jifenban。 jianfenoutq:out std_logic。最終圓滿的完成了這次論文設(shè)計(jì)。 [14] Douglas 著 .電子設(shè)計(jì)硬件描述語言 VHDL[M].北京 :學(xué)苑出 版社 , 1994 [15] 侯伯亨 ,顧新 . VHDL 硬件描述語言與數(shù)字邏輯電路設(shè)計(jì) [M].西安 :西安電子科技大學(xué)出版社 , 1999 [16] 楊之廉 ,申明 .超大規(guī)模集成電路設(shè)計(jì)方法學(xué)導(dǎo)論 [M].北京 :清華大學(xué)出版社 , 1999 [17] PARAG K. L, Digital System Design Using Programmable Logic Devices[M].Englewood Cliffs, NJ:Prentice Hall, 1990 [18] Dominik Leiner,Andreas Fahr,Hannah Fr252。全球大約 90%的市場(chǎng)份額被 他們共同 占有。下面就加分按鍵的情況對(duì)修 改后的程序進(jìn)行分析：若分?jǐn)?shù)沒變，則 add 的值加 1，然后分?jǐn)?shù)變化一次，之后 add 的值再加 1。 圖 45 波形細(xì)節(jié)圖 經(jīng)分析可知，程序設(shè)置的是：在檢測(cè)脈沖的每個(gè)上升沿對(duì)按鍵狀態(tài)進(jìn)行檢測(cè)，若按鍵按下，則分?jǐn)?shù)就相應(yīng)的加 1 或減 1。 頂層程序編寫完成后開始編譯查錯(cuò)，結(jié)果如圖 所示，提示編譯成功。詳細(xì)見下面程序： fenpin0: fenpin generic map(1) port map( clkin1=clkin, clkout=guancha_200hzq, res=res )。 port(clkin1:in std_logic。 圖 42 程序編寫界面 使用 VHDL 語言進(jìn)行多層次設(shè)計(jì)時(shí)，一個(gè)很大的難點(diǎn)就是元件例化語句的使用。 end case。 when 3 = led0=B1111001。 when 8 = led1=B1111111。 15 表 31 共陰數(shù)碼管真值表 十進(jìn)制數(shù) hgfedcba 顯示字符 十六進(jìn)制數(shù) 0 01111110 0 7E 1 00110000 1 30 2 01101101 2 6D 3 01111001 3 79 4 00110011 4 33 5 01011011 5 5B 6 01011111 6 5F 7 01110000 7 70 8 01111111 8 7F 9 01111011 9 7B （ 2） 程序設(shè)計(jì) 以下兩個(gè)進(jìn)程是兩位數(shù)記分板的編碼譯碼顯示進(jìn)程： xianshiled1:process(leda1) begin case leda1 is when 0 = led1=B1111110。這樣做的目的是使每次按鍵時(shí)如果按鍵按下的時(shí)間比較長，分?jǐn)?shù)只會(huì)增加一次，而不會(huì)連續(xù)自動(dòng)地增加。在 clk_200hz 信號(hào)的每個(gè)上升沿對(duì)按鍵的狀態(tài)進(jìn)行檢測(cè)，當(dāng)檢測(cè)到按鈕的鍵值為 0 時(shí)，即有鍵按下時(shí)， count 加 1[14]。 else count:=0。139。鍵值掃描脈沖反復(fù)掃描按鈕當(dāng)前的狀態(tài)，若檢測(cè)到按鈕當(dāng)前的輸入值為 0 時(shí)，延時(shí) 5ms～ 10ms，再次檢測(cè)，如果鍵值還是 0，那么就認(rèn)為有按鍵按下。而按鈕產(chǎn)生抖動(dòng)時(shí)間的長短取決于它的機(jī)械性質(zhì)，一般為 5ms～ 10ms[12]。保存設(shè)置后開始仿真。在此之前需要進(jìn)行一項(xiàng)設(shè)置：將工程設(shè)置為當(dāng)前工程，如圖 35 所示。 clkout=clkq。039。039。 architecture a of fenpin is signal clkq:std_logic:=39。 port(clkin1:in std_logic。 use 。 偶數(shù)分頻器模塊的設(shè)計(jì) （ 1） 原理 對(duì)于偶數(shù) 2N 分頻，通常是由模 N 計(jì)數(shù)器實(shí)現(xiàn)一個(gè)占空比為 1： 1的 2N 分頻器，分頻 輸出信號(hào)在計(jì)數(shù)器的值達(dá)到模 N 時(shí)自動(dòng)使其取反。 由于本人首先接觸的是 VHDL，對(duì)其有一定的了解，所以，本次設(shè)計(jì)采用的是VHDL 語言。 硬件描述語言的選擇 硬件描述語言（英文： Hardware Description Language，簡稱： HDL）是電子系統(tǒng)硬件行 為描述、結(jié)構(gòu)描述、數(shù)據(jù)流描述的語言。而基于現(xiàn)場(chǎng)可編程邏輯門陣列 FPGA 器件制造的記分器則不會(huì)發(fā)生這種情況，它采用 FPGA 器件構(gòu)造系統(tǒng)，所有算法完全由硬件電路來實(shí)現(xiàn)，使得系統(tǒng)的工作可靠性大為提高 [4]。它以計(jì)算機(jī)為工具，設(shè)計(jì)者只需使用 EDA 軟件 開發(fā)環(huán)境，使用硬件描述語言完成設(shè)計(jì)文 件，剩下的任務(wù)就交給計(jì)算機(jī)，由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo) 芯片 的適配編譯、邏輯映射和編程下載等工作。在實(shí)際應(yīng)用中，由于種種未知的因素可能導(dǎo)致程序出現(xiàn)運(yùn)行不穩(wěn)定的現(xiàn)象，從而導(dǎo)致系統(tǒng)的可靠性隨時(shí)受到嚴(yán)重的威脅。 聲明人（簽名）： 年 月 日 黃山學(xué)院本科畢業(yè)設(shè)計(jì)說明書正文 目 錄 摘要 ..................................................................1 英文摘要 ..............................................................2 1 引言 ...............................................................3 研究背景 ......................................................3 選題的目的和意義 ..............................................3 2 系統(tǒng)方案的擬定 .....................................................3 EDA 軟件的選擇 ................................................3 硬件描述語言的選擇 ............................................4 記分板系統(tǒng)的設(shè)計(jì) ..............................................4 3 軟件設(shè)計(jì) ...........................................................5 偶數(shù)分頻器模塊的設(shè)計(jì) ..........................................5 按鍵去抖模塊的設(shè)計(jì) ...........................................12 譯碼顯示模塊 .................................................14 4 系統(tǒng)組態(tài)及調(diào)試 ....................................................16 系統(tǒng)組態(tài) .....................................................16 頂層程序設(shè)計(jì)及調(diào)試 ...........................................17 結(jié)論 .................................................................22 參考文獻(xiàn) .............................................................23 致謝 .................................................................24 附錄 .................................................................25 1 基于 VHDL語言的兩位數(shù)簡易記分板設(shè)計(jì) 機(jī)電工程學(xué)院 自動(dòng)化專業(yè) 指導(dǎo)老師： 摘要 ： 目前市場(chǎng)上銷售的記分器大都是依據(jù)單片機(jī)技術(shù)的制造的，它的主要器件是單片機(jī)，并且它的編碼器及解碼器是由單片機(jī)內(nèi)部的軟件生成的。 關(guān)鍵詞 ： EDA 技術(shù)； FPGA； VHDL； MAX+Plus II；記分板 2 Design Simple Two Digit Scoreboard Based on EDA Technology Chen G