【正文】 制與解調(diào) ...................................31 2FSK 調(diào)制的實(shí)現(xiàn) .................................................31 2FSK 解調(diào)的實(shí)現(xiàn) .................................................35 2FSK 調(diào)制解調(diào)的仿真波形及分析 ...................................37 VHDL 語言的實(shí)現(xiàn) CPSK 的調(diào)制與解調(diào) ................................39 2CPSK 調(diào)制的實(shí)現(xiàn) ................................................39 2CPSK 解調(diào)的實(shí)現(xiàn) ................................................42 2CPSK 調(diào)制解調(diào)的仿真波形及分析 ..................................44 基于 VHDL 語言實(shí)現(xiàn) 2DPSK 的調(diào)制與解調(diào) ................................46 2DPSK 調(diào)制的實(shí)現(xiàn) ................................................46 2DPSK 解調(diào)的實(shí)現(xiàn) ................................................48 2DPSK 調(diào)制解調(diào)的仿真波形及分析 ..................................50 5 總 結(jié) ...................................................................52 致謝 .....................................................................53 參考文獻(xiàn) .................................................................54 I 數(shù)字頻帶 傳輸 系統(tǒng)的建模與設(shè)計 設(shè)計 總說明 : 數(shù)字信號的傳輸方式分為基帶傳輸和頻帶傳輸， 在數(shù)字頻帶傳輸系統(tǒng)中，數(shù)字信號對高頻載波進(jìn)行調(diào)制，變?yōu)轭l帶信號，通過信道傳輸，在接收端解調(diào)后恢復(fù)成數(shù)字信號 。并結(jié)合所編的調(diào)制解調(diào)程序完成對 2ASK、 2FSK、 2PSK、 DPSK 調(diào)制解調(diào)邏輯電路的設(shè)計。2FSK。除了含有許多具有硬件 特征的語句外， VHDL 的語言形式和描述風(fēng)格與句法是十分類似于一般的 計算機(jī)高級語言 。 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計 第 2 頁，共 54 頁 課題研究的主要內(nèi)容 課題主要研究了數(shù)字頻帶系統(tǒng) VHDL 的建模與設(shè)計，主要 包括了： 能夠認(rèn)識 VHDL，理解 VHDL 的語法和編程結(jié)構(gòu)， 熟悉 VHDL 中的各種函數(shù)及邏輯關(guān)系； 學(xué)習(xí)并能夠熟練的使用 VHDL 對數(shù)字系統(tǒng)進(jìn)行建模與設(shè)計，用 VHDL 實(shí)現(xiàn)二進(jìn)制振幅鍵控（ 2ASK）、二進(jìn)制頻移鍵控（ 2FSK）、二進(jìn)制相移鍵控（ 2PSK）、差分相移鍵控（ 2DPSK）的調(diào)制與解調(diào)；通過對數(shù)字頻帶系統(tǒng)基于 VHDL 的建模與設(shè)計，解決在程序中出現(xiàn)的錯誤和問題，提升對于 VHDL 的運(yùn)用能力； 并對應(yīng)的 VHDL 程序設(shè)計關(guān)于 2ASK、 2FSK、 2PSK、 2DPSK 調(diào)制解調(diào)模型的邏輯電路；完全掌握 2ASK、 2FSK、 2PSK、 2DPSK 調(diào)制解調(diào)的基本原理，并在QuartusⅡ軟件中實(shí)現(xiàn) 2ASK、 2FSK、 2PSK、 2DPSK 調(diào)制解調(diào)的仿真，分析其波形，能夠運(yùn)用調(diào)制解調(diào)的原理解釋所仿真的波形 。在接收端需將已調(diào)信號還原成要傳輸?shù)脑夹盘?，也就是將基帶信號從載波中提取出來以便預(yù)定的接受者（信宿）處理和理解的過程。 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計 第 4 頁，共 54 頁 （ 2） 利用數(shù)字信號離散值的特點(diǎn)通過開關(guān)鍵控載波，從而實(shí)現(xiàn)數(shù)字調(diào)制這種方法通常稱為鍵控法，比如對載波的振幅、頻率和相位進(jìn)行鍵控，便可獲得振幅鍵控（ ASK）、頻移鍵控（ FSK）、相移鍵控（ CPSK）和差分相移鍵控（ DPSK）等基本的數(shù)字調(diào)制方式。一種常用的也是最簡單的二進(jìn)制監(jiān)控方式稱為通 斷鍵控，其表達(dá)式為： A t 以概率 P 發(fā)送“ 1”時 ( t ) = （ 23） 0 以概率 1— P 發(fā)送“ 0”時 2ASK 信號的一般表達(dá)式為： s(t) = g(t n ) (24) 1 概率為 P 其中 = (25) 0 概率為 1— P Ts 是二進(jìn)制基帶信號時間間隔 ,g(t)是持續(xù)時間為 Ts 的矩形脈沖 1 0t 其中 g(t)= (26) 0 其他 t 則二進(jìn)制振幅鍵控信號可表示為 ( t ) = g(t n ) cos t (27) 2ASK 產(chǎn)生的兩種方法為模擬調(diào)制法（相乘器法）和鍵控法，其原理框圖如圖 31和 32 所示： 二進(jìn)制不歸零信號 輸出 cos 圖 31 用相乘器實(shí)現(xiàn) 2ASK 調(diào)制原理 框 圖 乘法器 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計 第 6 頁，共 54 頁 開關(guān)電路 (t) s(t) 圖 32 用鍵控法實(shí)現(xiàn) 2ASK 調(diào)制原理 框 圖 2. ASK 解調(diào)的原理 2ASK 解調(diào)也有兩種基本的解調(diào)方法：非相干解調(diào)法（包絡(luò)檢波法）和相干解調(diào)法（同步檢測法），相應(yīng)的接收系統(tǒng)組成圖如圖 33 和 34 所示。例外一種是可以采用鍵控法來實(shí)現(xiàn)，即在二進(jìn)制基帶矩形脈沖序列的控制下通過開關(guān)電路對兩個不同獨(dú)立頻率進(jìn)行選通，使其在一個碼元 期間輸出 和 兩個載波之一，其原理圖如圖 35所示： 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計 第 8 頁，共 54 頁 輸入 輸出 圖 35 用鍵控法實(shí)現(xiàn) 2FSK 的調(diào)制原理框圖 用這兩種方法產(chǎn)生的 2FSK 信號的差異在于：由調(diào)頻法產(chǎn)生的 2FSK 信號在相鄰碼元之間的相位是連續(xù)變化的。這種以載波的不同相位直接去表 示響應(yīng)的二進(jìn)制數(shù)字信號的調(diào)制方式，稱為二進(jìn)制的絕對相移方式。當(dāng)前碼元與前一碼元的載波相位差用 來表示，定義 0 表示數(shù)字信息“ 0” （ 218） 表示數(shù)字信息“ 1” 例如一組數(shù)字信息與其對應(yīng)的 2DPSK 信號的載波相位關(guān)系 二進(jìn)制數(shù)字信息： 1 0 1 1 0 1 1 0 2DPSK 信號相位：（ 0） 0 0 或 （ ） 0 0 0 0 0 0 由此可知，對于相同的基帶數(shù)字信息序列，由于初始碼元的參考相位不同， 2DPSK信號的參考相位可以不同。它是作為 專用集成電路 （ ASIC）領(lǐng)域中的一種半定制電路而出 現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。廠商也可能會提供便宜的但是編輯能力差的 FPGA。 （ 5） FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。采用 Cyclone 系列 FPGA，大批量應(yīng)用現(xiàn)在可以采用價格相當(dāng)?shù)目删幊探鉀Q方案。 Cyclone 系列 FPGA 具有 20xx0 個邏輯單元， Cylone 器件的邏輯資源可以用來實(shí)現(xiàn)復(fù)雜的應(yīng) 用。 Cyclone 器件具有兩個可編程鎖相環(huán)（ PLL）和 8 個全局時鐘線，提供健全的時鐘管理和頻率合成功能，實(shí)現(xiàn)最大的系統(tǒng)性能。 ⑧ DSP 實(shí)現(xiàn)。 Quartus II design 提供完善的 timing closure 和 Logic Lock 基于塊的設(shè)計流程。 Quartus 平臺與Cadence、 ExemplarLogic、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA 供應(yīng)商的開發(fā)工具相兼容。 （ 2） Logic Lock 設(shè)計流程把性能提升 15% 設(shè)計軟件通過增強(qiáng)層次 Logic Lock 模塊級設(shè)計方式，將性能平均改善 15%。這樣布局適配算法反復(fù)的次數(shù)更少，編譯速度更快，對設(shè)計性能的影響最小。 2. VHDL 語言的特點(diǎn) （ 1） VHDL 語言功能強(qiáng)大，設(shè)計方式多樣 VHDL 語言具有強(qiáng)大的語言結(jié)構(gòu)，只需采用簡單明確的 VHDL 語言程序就可以描述十分復(fù)雜的硬件電路。 （ 3） VHDL 語言具有很強(qiáng)的移植能力 VHDL 語言很強(qiáng)的移植能力主要體現(xiàn)在： 對于同一個硬件電路的 VHDL 語言描述，它可以從一個模擬器移植到另一個模擬器上、從一個綜合器移植到另一個綜合器上或者從一個工作平臺移植到另一個工作平臺上去執(zhí)行。 3. VHDL 語言的基本程序結(jié)構(gòu) 從程序機(jī)構(gòu)上來看， VHDL 語言具有很清晰的結(jié)構(gòu)組成，從開始到結(jié)束，各部分獨(dú)有特定的功能和語法結(jié)構(gòu)。結(jié)構(gòu)體的功能和行為描述可以采用多種描述方式。 ③ 結(jié)構(gòu)描述方式 結(jié)構(gòu)（ Structure）描述多用于多層次的設(shè)計中，通過調(diào)用庫中的元件或者已經(jīng)設(shè)計好的模塊，進(jìn)行組合，完成實(shí)體功能的描述。在程序包中，用戶可以定義一些公用的子程序、常量和自定義的數(shù)據(jù)類型。 基于 VHDL 語言實(shí)現(xiàn) 2ASK 的調(diào)制與解 2ASK 調(diào)制的實(shí)現(xiàn) 1. 2ASK 調(diào)制建模方思想： （ 1） 采用數(shù)字載波信號 數(shù)字載波信號產(chǎn)生的方法可以外部輸入 ，也可以通過高頻時鐘信號分頻得到。開始調(diào)制信號 x :in std_logic。 then q=0。039。得到數(shù)字載波的一種方法是：從 2ASK 信號中應(yīng)用模擬濾波或者模擬鎖相環(huán)提取模擬載波。 use 。寄存 x 信號 signal m:integer range 0 to 5。 else q=q+1。139。 2ASK 調(diào)制與解調(diào)的波形 仿真與 分析 1. 2ASK 信號調(diào)制的波形 仿真與分析 2ASK 信號調(diào)制的波形圖 如圖 45所示 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計 第 30 頁，共 54 頁 圖 45（ a） ASK 調(diào)制 VHDL 程序仿真圖 2ASK 調(diào)制仿真局部放大圖如圖 45（ b） 所示 分析： 由圖可知，輸入時鐘 CLK 信號就作為載波輸入， START 信號為開關(guān)信號，當(dāng) START為低電平時即使有時鐘信號和基帶信號也不會發(fā)生調(diào) 制，只有當(dāng) START 信號為高電平電路才可以實(shí)現(xiàn) 2ASK 的調(diào)制， X為輸入的基帶信號，屬于低頻信號， Y 為輸出的頻帶信號，是基帶信號搬移到高頻載波上的信號，屬于高頻信號。 2. 2ASK 解調(diào)的波形 仿真與分析 2ASK 解調(diào)的波形仿真圖 如圖 46所示 第 31 頁，共 54 頁 圖 46（ a） 2ASK 解調(diào)仿真圖 圖 46（ b） 2ASK 解調(diào)仿真局部放大圖 分析： 由圖 46（ a） 可以看出 CLK 時鐘信號仍然是 輸入， START 信號為開關(guān)信號，當(dāng)START 為低電平時即使有時鐘信號和基帶信號也不會發(fā)生解調(diào)，只有當(dāng) START 信號為高電平電路才可以實(shí)現(xiàn) 2ASK 的解調(diào)， X 為高頻信號， Y 輸出為基帶信號，當(dāng) X 輸入為高電平的時候， Y 的輸出才有信號，否則為 0 可以看出當(dāng) X輸入高電平對應(yīng)著 Y 輸出基帶信號的 1011001。 elsif xx39。 end if。event and clk=39。系統(tǒng)時鐘 start :in std_logic。分頻器的功能是對時鐘信號進(jìn)行分頻得到與發(fā)端數(shù)字載波相同的數(shù)字載波信號；寄存器的功能是在時鐘的上升沿到來時把數(shù)字 2ASK 信號存入寄存器 XX 中；計數(shù)器的功能是利用分頻器輸出的載波信號作為 第 27 頁，共 54 頁 計數(shù)器的時鐘信號，在上升沿到來時，對寄存器中的 2ASK 信號進(jìn)行計數(shù)，當(dāng)計數(shù)值m3 時，輸出為“ 1”，否者輸出 為“ 0”；判決器的功能是：以數(shù)字載波為判決時鐘，對計數(shù)器的輸出信號進(jìn)行抽樣判決，并輸出解調(diào)后的基帶信號。 end if。139。調(diào)制信號 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計 第 2