【正文】 PGA 代替中小規(guī)模邏輯器件構(gòu)成數(shù)字系統(tǒng)是發(fā)展方向。 EDA 技術(shù)就是以計算機為工具，設(shè)計者在EDA 軟件平臺上，用硬件描述語言 HDL 完成設(shè)計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作 [1]。各 EDA 公司致力于推出兼容各種硬件實現(xiàn)方案和支持標準硬件描述語言的 EDA 工具的研究，有效的將 EDA 技術(shù)推向了成熟。 隨著電子技術(shù)的發(fā)展，應(yīng)用系統(tǒng)向小型化，快速化，大容量，重量輕的方向發(fā)展。 EDA 仿真測試 技術(shù)只需通過計算機，就能對所設(shè)計電子系統(tǒng)從各個不同層次的系統(tǒng)性能特點完成一系列準確的測試與仿真操作，這極大地提高了大規(guī)模系統(tǒng)電子設(shè)計的自動化程度。 EDA 技術(shù)的標準化 HDL 設(shè)計語言與設(shè)計平臺對具體硬件的無關(guān)性，使設(shè)計者能更大程度地將自己的才智和創(chuàng)造力集中在設(shè)計項目性能的提高和成本的降低上，而將更具體的硬件實現(xiàn)工作讓專門部門來完成。應(yīng)用 VHDL 進行工程設(shè)計的優(yōu)點是多方面的，具體如下： （ 1）與其他硬件描述語言相比， VHDL 有更強大的行為描述能力，從而決定了它成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。 （ 5） VHDL 對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計實現(xiàn)的目標器件是什么，而進行獨立的設(shè)計。特別是在原理圖輸入等方面， MAXPLUSII 被公認為是最易使用，人機界面最友善的 PLD 開發(fā)軟件，特別適合初學(xué)者使用。 。 。 數(shù)據(jù)采集技術(shù)是信息科學(xué)的重要組成部分，已廣泛應(yīng)用于國民經(jīng)濟和國防 建設(shè)的各個領(lǐng)域，并且隨著科學(xué)技術(shù)的發(fā)展，尤其是計算機技術(shù)的發(fā)展與普及，數(shù)據(jù)采集技術(shù)將有廣闊的發(fā)展前景 [4]。在電子系統(tǒng)非常廣泛應(yīng)用領(lǐng)域內(nèi)，到處可見到 對信號進行模數(shù) /數(shù)模轉(zhuǎn)換 的數(shù)字電路。 (2)、輸入數(shù)據(jù)與通過預(yù)置按鍵輸入數(shù)據(jù)采集控制器內(nèi)的標準數(shù)據(jù)相減，求得帶極性位的差值177。編譯結(jié)束時，要注意認真分析芯片資源的利用情況，這其中主要包括芯片管腳和邏輯單元的利用率．如果沒有充分利用資源就要重新選擇芯片，爭取實現(xiàn)性價比的最大化。 ADC0809 是一種比較典型的 8位 8通道逐次逼近式 A/D 轉(zhuǎn)換器 CMOS 工藝，可實現(xiàn) 8路模擬信號的分時采集，片內(nèi)有 8路模擬選通開關(guān)， 以及相應(yīng)的通道地址鎖存用譯碼電 CPLD/FPGA數(shù)據(jù)采集控制器 DAC0832 ADC0809 U1 DOUT U 開關(guān)和控制鍵 F 8. 8 8 CLK ADDA ALE CE START EOC DATA 用 VHDL 語言設(shè)計數(shù)據(jù)采集系統(tǒng) 第 12 頁 共 38 頁 路，其轉(zhuǎn)換時間為 100μs 左右，采用雙排 28 引腳封裝 。 CLK START OE IN0 IN1 IN2 IN3 IN4 IN5 IN6 IN7 ADDA ADDB ADDC ALE GND VOC D0 D1 D2 D3 D4 D5 D6 D7 EOC REF+ REF +5V 17 D0 14 D1 15 D2 8 D3 18 D4 19 D5 20 D6 21 D7 7 D25 12 VCC 16 13 A0 25 A1 24 A2 23 ADCALE 22 26 27 28 1 2 3 4 5 R48 10K R47 10K +5V ALE ADCALE ADCOE ADC0809N 用 VHDL 語言設(shè)計數(shù)據(jù)采集系統(tǒng) 第 13 頁 共 38 頁 圖 ADC0809 接線圖 模塊功能實現(xiàn) 此 系統(tǒng)是用 ADC0809 對模擬信號進行采樣，轉(zhuǎn)換為數(shù)字信號，由可編程邏輯器件讀入，再送到 DAC0832，將數(shù)字信號轉(zhuǎn)換為模擬信號。 圖 ADC0809 工作時的狀態(tài)轉(zhuǎn)換圖 轉(zhuǎn)換后數(shù)據(jù)的 BCD 碼轉(zhuǎn)換處理 : 表 是在 ADC0809 的基準電壓 (Vref)為 V 時，模擬輸入電壓與輸出電壓的對應(yīng)關(guān)系其中最小電壓準位是 5/28=5/256= V。 USE 。 0809 的輸出使能控制信號 ADDA: OUT STD_LOGIC。 轉(zhuǎn)換后數(shù)據(jù)輸出鎖存時鐘信號 SIGNAL VALUE: STD_LOGIC_VECTOR(11 DOWNTO 0)。039。 CEN=39。 LOCK0=39。139。 WHEN ST3=ALE0=39。 CEN=39。039。039。 START0=39。139。139。 OE0=39。 END PROCESS。 OE=OE0。 A/D 轉(zhuǎn)換數(shù)據(jù)的 BCD 碼轉(zhuǎn)換模塊 CONVERSION: BLOCK IS SIGNAL V: STD_LOGIC_VECTOR(7 DOWNTO 0)。 WHEN 1100 =HB=001110000100。 WHEN 0100 =HB=000100101000。 WHEN 1101 =LB=000000100110。 WHEN 0101 =LB=000000010000。 將 A/D 轉(zhuǎn)換后數(shù)據(jù)的高、低 4 位的 12 位 BCD碼進行加法操作處理 PROCESS(HB， LB， CEN) IS 用 VHDL 語言設(shè)計數(shù)據(jù)采集系統(tǒng) 第 20 頁 共 38 頁 VARIABLE TEMP1， TEMP2， TEMP3: STD_LOGIC_VECTOR(3 DOWNTO 0)。 IF TEMP31001 THEN TEMP3: =TEMP3+0110。 TEMP3: =HB(11 DOWNTO 8)+LB(11 DOWNTO 8)+39。 END IF。 END ARCHITECTURE ART。 DTB: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 DC=DABC(3 DOWNTO 0)。 IF DADDA THEN IF DBDDB THEN IF DC=DDC THEN TEMPC: =DCDDC。DDB。 END IF。 IF TEMPC1001 THEN TEMPC: =TEMPC+0110。 TEMPB: =DBDDB。 IF TEMPB1001 THEN TEMPB: =TEMPB+0110。 IF TEMPB1001 THEN TEMPB: =TEMPB+0110。 TEMPB: =101039。 END IF。 TEMPB: =DB39。 ELSE TEMPC: =DDCDC。 IF TEMPC1001 THEN TEMPC: =TEMPC+0110。 ELSE IF DDBDB THEN IF DDC=DC THEN TEMPC: =DDCDC。DB。 END IF。 END IF。 ELSE TEMPC: =1010DC+DDC。 TEMPA: =DDA39。 QABC(3 DOWNTO 0)=TEMPC。 ENTITY DAZHKZ IS PORT(DATA_IN: IN STD_LOGIC_VECTOR(11 DOWNTO 0)。 KK: IN STD_LOGIC。 用 VHDL 語言設(shè)計數(shù)據(jù)采集系統(tǒng) 第 27 頁 共 38 頁 END ARCHITECTURE ART。DA。 END IF。 TEMPB: =1010DC+DDC。139。 END IF。 TEMPA: =DDADA。 TEMPB: =DDB39。 TEMPA: =DDADA。DDB。 ELSIF DA=DDA THEN IF DBDDB THEN IF DC=DDC THEN TEMPC: =DCDDC。DDB+DB。 TEMPA: =DA39。 TEMPA: =DA39。 ELSE TEMPC: =1010DDC+DC。 TEMPB: =DB39。139。 END IF。 TEMPA: =DADDA。 DDB=DTB(3 DOWNTO 0)。 QABC: OUT STD_LOGIC_VECTOR(11 DOWNTO 0))。數(shù)據(jù)運算與處理模塊 SJYSCL 的VHDL 源程序 : 圖 數(shù)據(jù)運算與處理模塊 符號編輯文件 LIBRARY IEEE。 用 VHDL 語言設(shè)計數(shù)據(jù)采集系統(tǒng) 第 21 頁 共 38 頁 VALUE=TEMP3amp。 IF TEMP31001 THEN TEMP3: =TEMP3+0110。 ELSE TEMP3: =HB(11 DOWNTO 8)+LB(11 DOWNTO 8)。 IF TEMP11001 THEN TEMP1: =TEMP1+0110。 WHEN 0011 =LB=000000000110。 WHEN 1011 =LB=000000100010。 WHEN 0010 =HB=000001100100。 WHEN 1010 =HB=001100100000。 SIGNAL C30， C74， C118: STD_LOGIC。 END IF。139。 LOCK0=39。 CEN=39。039。 OE0=39。039。039。 IF EOC=39。 START0=39。039。 NEXT_STATE=ST2。 WHEN ST1=ALE0=39。039。 SIGNAL ALE0: STD_LOGIC。 來自 0809 的數(shù)據(jù)經(jīng) BCD 轉(zhuǎn)換后的輸出 )。 0809 的 8 位轉(zhuǎn)換數(shù)據(jù)輸出 RST: IN STD_LOGIC。 表 ADC0809 模擬輸入電壓與輸出電壓的對應(yīng)關(guān)系 進 制 參考電壓（ Vref）為 5V 16 2 高 4 位電壓 低 4位電壓 0 0000 2NI 1NI 0NI ADDA BDDA CDDA ELA 0D 1D 2D 3D 7D FER 5D 3NI 4NI 5NI 6NI 7NI TRAST COE 4D EO KLC CCV +FER 6D DNG ADC0809 ST0 ST1 ST2 ST3 ST6 ST5 ST4 ALE=’0’START=’0LOCK=’0’ CEN=’0’ ALE=’1’START=’0’ OE=’0’ LOCK=’0’ CEN=’0’ ALE=’0’START=’0’ OE=’0’LOCK=’1’ CEN=’0’ EOC=’0’ EOC=’1’ ALE=’0’START=’0