【正文】 由圖還可以看出，當(dāng)輸入 X 為 1101時，并且基帶碼長等于載波的 6 個周期， Y輸出的頻帶信號在輸入 1時為高電平，其頻率與 CLK 時鐘一樣，包含了 6 個周期，并且調(diào)制信號 Y滯后于輸入基帶信號 X的一個 CLK時間，在 X輸入為 0 時，輸出 Y 也為 0，這驗證了 2ASK 調(diào)制的原理。 end if。 end if。 begin process(clk) begin if clk39。 entity askj is port(clk :in std_logic。 （ 2） 解調(diào)器的建模設(shè)計 解調(diào)器包括分頻器、計數(shù)器、寄存器和判決器等。q=q+1。 elsif q=1 then f=39?；鶐盘? y :out std_logic)。 （ 2） 采用鍵控法進(jìn)行調(diào)制 數(shù)字基帶信號作為鍵控信號控制與門來完成 2ASK 調(diào)制。 各種 VHDL編譯系統(tǒng)都包含了多個標(biāo)準(zhǔn)程序包，如 STD_LOGIC1164和 STANDARD程序包。結(jié)構(gòu)描述方式只表示元件（模塊）和元件（模塊）之間的互聯(lián)，就像網(wǎng)表一樣。包括： ① 行為描述方式 對設(shè)計實體的數(shù)學(xué)模型的描述，其抽象程度最高類似于高級編程語言，無需的電路的具體結(jié)構(gòu)。在 VHDL 中，將一個可以完成特定獨立功能的設(shè)計稱為設(shè)計實體（ Design entity）。 第 21 頁，共 54 頁 （ 4） VHDL 語言的設(shè)計描述與器件無關(guān) 采用 VHDL 語言描述硬件電路時，設(shè)計人員并不需要首先考慮選擇進(jìn)行設(shè)計的器件。同時，它還具有多層次的電路設(shè)計描述功能。 3. Quartus Ⅱ設(shè)計流程 典型的 Quartus Ⅱ設(shè)計流程如圖 32 所示： 圖 32 Quartus Ⅱ設(shè)計流程圖 VHDL 語言基礎(chǔ) 編程配置 適配 時序分析與仿真 時序滿足要求 設(shè)計輸入 分析綜合 功能仿真 設(shè)計正確 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計 第 20 頁，共 54 頁 1. 什么是 VHDL 語言 VHDL 的英文全名是 VeryHighSpeed Integrated Circuit Hardware Description Language,誕生于 1982 年。 Logic Lock 設(shè)計流程把整個模塊的放置交由設(shè)計者控制，如果必要的話，可以采用輔助平面布置。改進(jìn)了軟件的 LogicLock 模塊設(shè)計功能，增添 了 FastFit 編譯選項，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。 Quartus II design 是唯一一個包括以 timing closure 和 基于塊的設(shè)計流為基本特征的programmable logic device (PLD)的軟件。 Cyclone 器件為在 FPGA 上實現(xiàn)低成本數(shù)字信號處理系統(tǒng)提供了理想餓平臺 第 17 頁，共 54 頁 ⑨ 自動循環(huán)冗余碼校驗。 Cyclone PLL 具有多種高級功能，如頻率合成、可編程相移、可編程延遲和外部時鐘輸出。 ② 外部存儲器接口。 新的市場發(fā)展趨勢，如世界標(biāo)準(zhǔn)、平臺融合、交互性以及技術(shù)改進(jìn)等，不斷的推動數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計 第 16 頁，共 54 頁 可對高性價比方案的 需求。 可以說， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。因為這些芯片有比較差的可編輯能力，所以這些設(shè)計的開發(fā)是在普通的 FPGA 上完成的，然后將設(shè)計轉(zhuǎn)移到一個類似于 ASIC 的芯片上。以硬件描述語言（ Verilog 或 VHDL）所完成的電路設(shè)計，可以經(jīng)過簡單的綜合與布局，快速的 燒錄 至 FPGA 上進(jìn)行測試，是現(xiàn)代 IC 設(shè)計驗證 的技術(shù)主流。也就是說， 2DPSK 信號的相位并不直接代 表基帶信號，而前抽樣 判決器 低通 濾波器 相乘器 帶通 濾波器 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計 第 12 頁，共 54 頁 后碼元的相對相位差才確定唯一的信息符號。 對于 2CPSK 調(diào)制的原理圖和 2ASK 信號產(chǎn)生的方法相比較，只是對 s(t)的要求不同，在 2ASK 中 s(t)是單極性的，而在 2CPSK 中 s(t)是雙極性的基帶信號。（稱為連續(xù)相位的 FSK），而鍵控法產(chǎn)生的 2FSK 信號，是由電子開關(guān)在兩個獨立的頻率源之間轉(zhuǎn)換形成，故相鄰碼元之間的相位不一定連續(xù)。與模擬信號的接收系統(tǒng)相比，這里增加了一個“抽樣判決器方框”，這對于提高數(shù)字信號的接收性能是很有必要的。 解調(diào)的方式分為相干解調(diào)和非相干解調(diào) : （ 1）相干解調(diào) 相干解調(diào)（ Coherent Demodulation）所謂相干，泛泛地說就是相互干擾，相干解調(diào)是指利用乘法器，輸入一路與載頻相干（同頻同相）的 參考信號與載頻相乘。該過程稱為調(diào)制解調(diào) 計算機(jī)內(nèi)的信息是由 “0”和 “1”組成數(shù)字信號，而在電話線上傳遞的卻只能是模擬電信號（模擬信號為連續(xù)的，數(shù)字信號為間斷的）。 在設(shè)計基于 VHDL 的數(shù)字頻帶系統(tǒng)的基礎(chǔ)上，深入的了解關(guān)于 FPGA 可編程邏輯電路的運(yùn)用，能夠自己 獨立運(yùn)用 VHDL 設(shè)計一些在日常生活中和通信、電子技術(shù)的一些常用的數(shù)字電路模型。VHDL 的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分，及端口）和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。2PSK。 在 VHDL 程序經(jīng)過分析當(dāng)前文件檢查語法錯誤、分析與編譯、分析與綜合、適配后，完成全程編譯。數(shù)字頻帶系統(tǒng)的建模與設(shè)計通過對于 2ASK、 2FSK、 2PSK、 DPSK 調(diào)制解調(diào)的 VHDL 語言的設(shè)計，運(yùn)用 Quartus Ⅱ 軟件進(jìn)行編譯和仿真，程序經(jīng)過編譯和仿真完全正確后將程序燒入單片機(jī)中，在硬件上實現(xiàn) 2ASK、 2FSK、 2PSK、 DPSK調(diào)制解調(diào)的功能。 基于 VHDL 語言實現(xiàn) 2ASK、 2FSK、 2PSK、 DPSK 調(diào)制解調(diào)。 2PSK carrier wave signal varies with the phase of baseband signal。 VHDL 等設(shè)計語言的出現(xiàn)和 ASIC 的應(yīng)用極大地促進(jìn)了現(xiàn)代通信技術(shù)的發(fā)展，尤其是對數(shù)字通信系統(tǒng)的 ASIC 芯片的研究有重要的實踐意義。 EDA 技術(shù)在電子設(shè)計數(shù)字系統(tǒng)中有廣泛的應(yīng)用，是當(dāng)今集成電子電路數(shù)字系統(tǒng)設(shè)計中的排頭兵，隨著現(xiàn)代社會對信息化和數(shù)字化的迫切需求， EDA 技術(shù)必然會進(jìn)入一個快速飛躍的階段。調(diào)制可以通過使高頻載波隨信號幅度的變化而改變載波的幅度、相位或者頻率來實現(xiàn)。正是通過這樣一個 “調(diào)制 ”與 “解調(diào) ”的數(shù)模轉(zhuǎn)換過程，從而實現(xiàn)了兩臺計算機(jī)之間的遠(yuǎn)程通訊。非相干解調(diào)的優(yōu)點是可以較少的考慮信道估計甚至略去，處理復(fù)雜度降低，實現(xiàn)較為簡單，但相比相干解調(diào)方法性能下降，從定量角度來看，普遍的結(jié)果是非相干解調(diào)性能上比相干解調(diào)差 3dB。所以， 2FSK 信號的表達(dá)式可簡化為 ( t ) = g(t n ) cos( t)+ g(t n cos( t （ 212） 2FSK 信號的產(chǎn)生方法也有兩種。在2CPSK 中，通常用初始相位“ 0”和“ ”來表示二進(jìn)制的“ 0”和“ 1”。為了克服這個缺 點，提出了 2DPSK(差分相移鍵控 )。 差分相干解調(diào)的原理圖如圖 313 所示 帶通 濾波器 相乘器 低通 濾波器 抽樣 判決器 碼反 變換器 cos t 相移 碼變換 第 13 頁，共 54 頁 定時 脈沖 圖 313用差分相干解調(diào)法實現(xiàn) 2DPSK 解調(diào)原理框圖 用相位比較法來對 2DPSK 信號進(jìn)行解調(diào)，不需要專門的相干載波，只需要將收到的2DPSK 信號延時一個碼元周期 ，然后與 2DPSK 本身信號相乘，相乘器起著相位比較的作用，相乘結(jié)果反映了前后碼元的相位差，經(jīng)過低通濾波器后再抽樣判決，就可以直接回復(fù)出原始數(shù)字信息，不需 要碼反變換器。 FPGA 一般來說比 ASIC（專用集成芯片）的速度要慢，無法完成復(fù)雜的設(shè)計，而且消耗更多的電能。 第 15 頁，共 54 頁 （ 3） FPGA 內(nèi)部有豐富的 觸發(fā)器 和 I/O 引腳。 ASIC 開發(fā)涉及到大量的工程資源，設(shè)計仿真和驗證，需要多次進(jìn)行重制。 Cyclone 系列 FPGA 有以下特性。 Cyclone 器件支持各種單端 I/O 接口標(biāo)準(zhǔn)，如 、 、 、LVTTL、 LVCMO、 SSTL 和 PCI 標(biāo)準(zhǔn)，滿足 當(dāng)前系統(tǒng)需求。 Cyclone 器件具有健全的片內(nèi)熱插拔和順序上電支持，確保器件的正常操作和上電順序 無關(guān)。部分 Cyclone 器件提供工業(yè)級溫度范 圍 40 度到 100 度（節(jié)點）的產(chǎn)品，支持各種工業(yè)應(yīng)用。 Altera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開發(fā)平臺。 2. Quartus Ⅱ軟件的特點 （ 1） 編輯本段性能特點軟件體積縮小，運(yùn)行速度加快 安裝軟件為 550M,完全安裝為 930M,如果定制安裝，不選擇 Excalibur嵌入處 理器，則安裝所需空間為 460M,比 版本減少一半以上的空間要求，卻能支持 ALTERA 全部芯片的開發(fā)。 （ 4） 增加了一個新的快速適配編譯選項，選擇中這個選項，將會比缺省設(shè)置要縮短 50%的編譯時間?，F(xiàn)在， VHDL和 Verilog 作為 IEEE 的工業(yè)標(biāo)準(zhǔn) 硬件描述語言，又得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。 VHDL 語言的強(qiáng)大描述能力還體現(xiàn)在它具有豐富的 數(shù)據(jù)類型 。這些模塊可以預(yù)先設(shè)計或者使用以前設(shè)計中的存檔模塊，將這些模塊存放在庫中，就可以在以后的設(shè)計中進(jìn)行復(fù)用。一個實體必須要有至少一個結(jié)構(gòu)體與之對應(yīng)。使用數(shù)據(jù)流的描述的設(shè)計人員，要對設(shè)計實體的功能實現(xiàn)有一定的了解，有時候還要對電路的具體結(jié)構(gòu)有清楚的認(rèn)識。 在 VHDL 設(shè)計語言中數(shù)據(jù)類型、常量及子程序在實體申明和結(jié)構(gòu)體內(nèi)定義，而這些 第 23 頁，共 54 頁 數(shù)據(jù)類型、常量及子程序?qū)ζ渌麑嶓w是不可見的。配置就是從與某個實體對應(yīng)的多個結(jié)構(gòu)體中選定一個作為具體實現(xiàn)。 entity askt is port(clk :in std_logic。event and clk=’1’ then if start=39。q=0。 end behav。 use 。 architecture behav of askj is 第 29 頁，共 54 頁 signal q:integer range 0 to 11。 then q=0。039。 end process。在 q為其他時， m 計 xx 的脈沖數(shù)。139。 process(xx,q) begin if q=11 then m=0。 then xx=xclk 上升沿把 x信號賦給中間信號 xx if start=39。調(diào)制信號 y :out std_logic)。 FPGA 圖 43 2ASK 解調(diào)方框圖 注：① 當(dāng) q=11 時，對計數(shù)器 m 清零； ② 當(dāng) q=10 時，根據(jù)計數(shù)器 m的數(shù)值，進(jìn)行判決。 end process。改變 q 后面數(shù)字的大小就可以改變 elsif q=3 then f=39。分頻計數(shù)器 signal f:std_logic。 use 。 （ 4） 配置 一個設(shè)計中，實體可以對應(yīng)多個結(jié)構(gòu)體，既有多種實現(xiàn)方式。結(jié)構(gòu)體、程序包（ Package） 等數(shù)據(jù)集合；程序包主要用來存放各個設(shè)計都能共享的數(shù)據(jù)類型、子程序、常量和元件等。 ② 數(shù)據(jù)流描述方式 數(shù)據(jù)流（ Dataflow）描述方式也 稱為寄存器傳輸級 (RTL)描述。一個由多個模塊構(gòu)成的設(shè)計實體中可能包含多個實體，其中包快一個頂層實體和處于底層的底層實體，底層實體可以作為組件（ Component） 例化到高層次實體中，此時頂層實體可以應(yīng)對于芯片的外部引腳定義。 （ 5） VHDL 語言程序易于共享和復(fù)用 VHDL 語言采用基于庫 ( library) 的設(shè)計方法。 （ 2） VHDL 語言具有強(qiáng)大的硬件描述能力 VHDL 語言具有多層次的電路設(shè)計描述功能，既可描述系統(tǒng)級電路，也可以描述門級電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。此后 VHDL在電子設(shè)計領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。 第 19 頁，共 54 頁 （ 3） 支