【正文】 end process。)then if(leijia=n1) then leijia=(others=39。 then leijia=(others=39。 end entity fenpin。 （ 3）分頻程序 library ieee。 end if。 count1:=1。 process(clk_200hz) variable count:integer range 0 to 3。 end entity qudou。 （ 2）去抖程序： library ieee。 when 6 = led0=B1011111。 end case。 when 3 = led1=B1111001。 end if。 else 29 jishu_ge:=jishu_ge1。 end if。 then if hebing=01 then add:=add+1。 then jishu_ge:=0。個(gè)位計(jì)數(shù) variable jishu_shi:integer range 0 to 10。 guancha_200hz=guancha_200hzq。 signal leda1: integer range 0 to 10。 clkin:in std_logic。 復(fù)位按鈕 qingling:in std_logic。 use 。 回首這四年，許多情景仍歷歷在目，生活中遇到困難無(wú)私幫助的同學(xué)，學(xué)習(xí)上遇到難題時(shí)不辭辛勞，不知疲倦，不厭麻煩詳細(xì)解惑的老師，這些都深深地印在腦海中。通過(guò) FPGA 器件的發(fā)展歷程，我們可以定論，F(xiàn)PGA 今后將 會(huì)向以下幾個(gè)方向靠攏： ? 高密度、高速度、寬頻帶、高保密； ? 低電壓、低功耗、低成本、低價(jià)格； ? IP 軟 /硬核復(fù)用、系統(tǒng)集成； ? 動(dòng)態(tài)可重構(gòu)以及單片集群； ? 緊密結(jié)合應(yīng)用需求，多元化發(fā)展。從圖中可以看出，不管按鍵按下多久，在此時(shí)間內(nèi)分?jǐn)?shù)只變化一次。因?yàn)檫@樣的話就不能及時(shí)的檢測(cè)出按鍵的狀態(tài)。 20 圖 44 系統(tǒng)波形圖 從圖中可以看出，個(gè)端口的時(shí)序圖基本都符合最初的設(shè)計(jì)要求：當(dāng)按一次加分鍵 led0 就從 0 到 9依次變化， led0 每到 9一次 ， led1 的值就從 0 到 9依次變化，同時(shí) led0 又從 0 開始變化。 jianfen0: qudou port map (anjian_in=jianfen, anjian_out=jianfen_out, clkin=clkin, res=res )。 end ponent。 anjian_out:out std_logic。信號(hào) leda1 與 leda0 是分?jǐn)?shù)顯示的編碼信號(hào)，當(dāng)加分、減分、清零按鍵按下時(shí)，這兩個(gè)信號(hào)的值在 09之間循環(huán)的增加、減少、歸零。 when 6 = led0=B1011111。 end case。 when 3 = led1=B1111001。 譯碼顯示模塊 （ 1） 數(shù)碼管的選取 將 多個(gè) 發(fā)光二極管 按照 8 字型 拼接在 一起，再在右下角加一個(gè) LED 構(gòu)成 小數(shù)點(diǎn)，這樣就構(gòu)成了我們常用的八段 數(shù)碼管（ LED Segment Displays） 。最后開始仿真，仿真時(shí)序圖如圖 315所示。 end if。 then if count=2 then count:=0。 圖 313 按鍵抖 動(dòng)示意圖 （ 2） 程序設(shè)計(jì) 如圖 31 到 35 所示步驟新建一個(gè)文本編輯文件，保存后在其中編寫去抖程序，完成后如圖 314 所示。即 CPU 必須在鍵值穩(wěn)定時(shí)才讀取其狀態(tài)，在抖動(dòng)時(shí)不做任何處理。觀察生成的時(shí)序圖是否與預(yù)期一致。 圖 36 編譯成功界面 圖 37 編譯失敗界面 10 （ 3） 波形圖文件 波形圖文件的作用是觀察設(shè)計(jì)的程序產(chǎn)生的時(shí)序圖，讓設(shè)計(jì)者直觀地看出設(shè)計(jì)的程序是否滿足設(shè)計(jì)的要求。在該部分中，結(jié)構(gòu)體的描述方式為“行為描述”，并且定義了兩個(gè)信號(hào)，一個(gè)是“ leijia”信號(hào)，用來(lái)對(duì)外部時(shí)鐘的脈沖進(jìn)行計(jì)數(shù)，一個(gè)是“ clkq” ,因?yàn)檩敵鲂盘?hào)“ clkout”不能進(jìn)行運(yùn)算操作，所以它起到了運(yùn)算并存儲(chǔ)中間數(shù)據(jù)的作用。 else leijia=leijia+1。039。039。 end entity fenpin。庫(kù)的聲明格式為： LIBRARY 庫(kù)名 。 6 圖 31 文件選項(xiàng)下拉菜單 選擇第三項(xiàng)，點(diǎn)擊 OK,就可新建一個(gè)文本文件，如圖 33所示。 （ 2） 系統(tǒng)的設(shè)計(jì) EDA 技術(shù)采用的是“自頂向下”（ TopDown）的設(shè)計(jì)方法，所以，首要任務(wù)就是分析整個(gè)系統(tǒng)的結(jié)構(gòu)，然后根據(jù)結(jié)構(gòu)的特點(diǎn)將其分成若干個(gè)子模塊，然后對(duì)這些子模塊進(jìn)行分析、設(shè)計(jì)和驗(yàn)證，當(dāng)子模塊都設(shè)計(jì)成功后，再將一個(gè)個(gè)小的子模塊聯(lián)合在一起形成一個(gè)完整的系統(tǒng)。但是，各大公司自己的硬件描述語(yǔ)言一般都只適用于自己的設(shè)計(jì)領(lǐng)域和層次，而且種類繁多的開發(fā)語(yǔ)言使得開發(fā)者左右為難。由于它的操作界面友好，操作方式簡(jiǎn)單，一度被譽(yù)為業(yè)內(nèi)最簡(jiǎn)單、最好用的 EDA 軟件之一。還大大提高了 電路 設(shè)計(jì)的效率和可操作性、減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度、同時(shí)也大大縮短了產(chǎn)品的開發(fā)周期、提升了產(chǎn)品的競(jìng)爭(zhēng)能力 [3]。 本論文詳細(xì)闡述了運(yùn)用 EDA 技術(shù)結(jié)合 FPGA 芯片在 MAX+Plus II 開發(fā)環(huán)境下設(shè)計(jì)兩位數(shù)簡(jiǎn)易記分板的方法。 本科畢業(yè) 設(shè)計(jì) ( 20xx 屆 ) 題 目： 基于 VHDL 語(yǔ)言的兩位數(shù)簡(jiǎn)易記分板設(shè)計(jì) 學(xué) 院： 機(jī)電工程學(xué)院 專 業(yè)： 自動(dòng)化 學(xué)生姓名： 學(xué)號(hào)： 指導(dǎo)教師： 職稱（學(xué)位）： 合作導(dǎo)師： 職稱（學(xué)位）： 完成時(shí)間： 20xx 年 05 月 25 日 成 績(jī)： 黃山學(xué)院教務(wù)處制 學(xué)位論文原創(chuàng)性聲明 茲呈交的學(xué)位論文，是本人在指導(dǎo)老師指導(dǎo)下獨(dú)立完成的研究成果。記分板的功能有：加分、減分、清零以及鳴叫提示。 選題的目的和意義 大到奧 運(yùn)比賽小到班級(jí)的比賽，記分板始終扮演著舉足輕重的角色。它主要有以下幾個(gè)優(yōu)點(diǎn)： （ 1）開放的界面 Max+plusⅡ 支持與 Cadence、 Mentor Graphics 等公司所提供的 EDA 工具接口。因此，急需一種面向設(shè)計(jì)的多領(lǐng)域、多層次并得到普遍認(rèn)同的標(biāo)準(zhǔn)硬件描述語(yǔ)言 。再對(duì)系統(tǒng)進(jìn)行修改和驗(yàn)證，直到設(shè)計(jì)完成 [7]。然后保存文件，首先選擇需要保存的目錄，之后為文件重命名，后綴為 .vhd，并在下方下拉菜單中選擇 .vhd,最后單擊 OK 即可保存文件。 程序包的聲明格式為： USE LIBRARY 庫(kù)名 .程序包名 .項(xiàng)目名 。 這部分是分頻模塊的實(shí)體聲明部分，用來(lái)描述該實(shí)體與外部電路的接口。)。 else if(clkin139。 end if。當(dāng)計(jì)數(shù)達(dá)到 N1 時(shí)，通過(guò)語(yǔ)句“ clkq=not clkq。首先，如圖 31 點(diǎn)擊 File 菜單，再點(diǎn)擊 New 出現(xiàn)圖 32的界面，選擇最后一項(xiàng)波形編輯文件單擊 OK 出現(xiàn)圖 38 所示界面。若一致則說(shuō)明程序 完全符合要求，否則再重新修改、編譯、仿真，直至?xí)r序圖符合要求。這種措施就是按鍵去抖。 13 圖 314 去抖程序編輯窗口 下面對(duì)去抖程序中去除抖動(dòng)的進(jìn)程進(jìn)行分析： process(clk_200hz) variable count:integer range 0 to 3。 anjian_out=39。 end if。 圖 315 為了方便理解，我引入了 guancha_200hz 這一輸出信號(hào)，實(shí)際上它就是按鍵的掃描脈沖信號(hào)。它的 引線在內(nèi)部 已經(jīng) 連接完成， 而外部引腳連接的是 它們的各個(gè) 段以及 公共 電極 。 when 4 = led1=B0110011。 end process。 when 7 = led0=B1110000。這兩個(gè)信號(hào)的變化觸發(fā)相應(yīng)的進(jìn)程執(zhí)行相應(yīng)的譯碼程序，令數(shù)碼管顯示當(dāng)前 leda1 或 leda0 的值，如圖 所示。 clkin:in std_logic。 以上是去抖和分頻兩個(gè)元件的定義，其格式為： COMPONENT 元件名 IS GENERIC(類屬表 )。 qingling0:qudou port map 19 (anjian_in=qingling, anjian_out=qingling_out, clkin=clkin, res=res )。當(dāng)清零按鍵按下時(shí)，分?jǐn)?shù)清零，同時(shí)蜂鳴器在這段時(shí)間由一串脈沖控制發(fā)出聲音 。如果不延長(zhǎng)檢測(cè)脈沖的周期，由于人的反應(yīng)時(shí)間的限制，每次按鍵持續(xù)的時(shí)間大約在 到 1s,二按鍵掃描脈沖的周期為 5ms，這樣就導(dǎo)致每次按鍵分?jǐn)?shù)都會(huì)發(fā)生連續(xù)的變 21 化。 圖 46 原、現(xiàn)程序?qū)Ρ葓D 圖 47 修改后的波形圖 22 結(jié)論 EDA 技術(shù)是目前最熱門的技術(shù)之一，它的優(yōu)越性使得其在市場(chǎng)上所占的份額越來(lái)越大。 通過(guò)本次設(shè)計(jì)，不僅讓我深深體會(huì)到利用 EDA 設(shè)計(jì)產(chǎn)品的方便性和快速性，還讓我學(xué)到了以下知識(shí)： （ 1） 了解 到 EDA 技術(shù)的背景、發(fā)展前景、以及研究該課題的價(jià)值和意義。當(dāng)然，首先應(yīng)該感謝的是我的母校，黃山學(xué)院，是它為我提供了良好的學(xué)習(xí)環(huán)境，然后感謝領(lǐng)導(dǎo)和老師，是他們?yōu)槲抑敢俗鋈?和學(xué)習(xí)的方式，方法。 use 。記分板清零按鈕 led1:out std_logic_vector(6 downto 0)。 res:in std_logic )。 signal leda0: integer range 0 to 10。 fenpin1: fenpin generic map(2) port map 分頻元件例化語(yǔ)句 2，產(chǎn)生蜂鳴器輸出脈沖 ( clkin1 = clkin, clkout = laba_maichong, res=res )。十位計(jì)數(shù) variable hebing:std_logic_vector(1 downto 0)。 jishu_shi:=0。 if add1 then add:=2。 elsif hebing=10 then add1:=add1