【正文】 wnto 0):=(others=39。039。 clkq=39。139。 clkq=not clkq。 end if。 。 33 clkout=clkq。 end if。039。 else if(clkin139。039。)。 architecture a of fenpin is signal clkq:std_logic:=39。類屬參數(shù)定義修改其值可實現(xiàn) 2*n 分頻，默認 2分頻 port(clkin1:in std_logic。 use 。 end if。 else count:=0。 else count:=count+1。 if count1=1 then count1:=0。 then if anjian_in=39。脈沖計數(shù) variable count1:integer range 0 to 1。 end ponent。 architecture b of qudou is ponent fenpin is分頻元件定義 generic(n:integer:=1)。按鍵信號輸入 anjian_out:out std_logic。 use 。 end case。 when 7 = led0=B1110000。 when 3 = led0=B1111001。 end process。 when 8 = led1=B1111111。 when 4 = led1=B0110011。 xianshiled1:process(leda1) 分數(shù)的十位上的數(shù)字顯示進程 begin case leda1 is when 0 = led1=B1111110。 end if。 add1:=0。 end if。 end if。 elsif hebing=10 then add1:=add1+1。 end if。 if add1 then add:=2。 if clkin39。 jishu_shi:=0。 jianfen_out。十位計數(shù) variable hebing:std_logic_vector(1 downto 0)。 jiafenoutq=jiafen_out。 fenpin1: fenpin generic map(2) port map 分頻元件例化語句 2，產(chǎn)生蜂鳴器輸出脈沖 ( clkin1 = clkin, clkout = laba_maichong, res=res )。 signal laba_maichong:std_logic。 signal leda0: integer range 0 to 10。 clkout:out std_logic。 res:in std_logic )。 end entity jifenban。記分板清零按鈕 led1:out std_logic_vector(6 downto 0)。 jianfenoutq:out std_logic。 use 。最終圓滿的完成了這次論文設(shè)計。當(dāng)然，首先應(yīng)該感謝的是我的母校，黃山學(xué)院，是它為我提供了良好的學(xué)習(xí)環(huán)境，然后感謝領(lǐng)導(dǎo)和老師，是他們?yōu)槲抑敢俗鋈?和學(xué)習(xí)的方式，方法。 [14] Douglas 著 .電子設(shè)計硬件描述語言 VHDL[M].北京 :學(xué)苑出 版社 , 1994 [15] 侯伯亨 ,顧新 . VHDL 硬件描述語言與數(shù)字邏輯電路設(shè)計 [M].西安 :西安電子科技大學(xué)出版社 , 1999 [16] 楊之廉 ,申明 .超大規(guī)模集成電路設(shè)計方法學(xué)導(dǎo)論 [M].北京 :清華大學(xué)出版社 , 1999 [17] PARAG K. L, Digital System Design Using Programmable Logic Devices[M].Englewood Cliffs, NJ:Prentice Hall, 1990 [18] Dominik Leiner,Andreas Fahr,Hannah Fr252。 通過本次設(shè)計，不僅讓我深深體會到利用 EDA 設(shè)計產(chǎn)品的方便性和快速性，還讓我學(xué)到了以下知識： （ 1） 了解 到 EDA 技術(shù)的背景、發(fā)展前景、以及研究該課題的價值和意義。全球大約 90%的市場份額被 他們共同 占有。 圖 46 原、現(xiàn)程序?qū)Ρ葓D 圖 47 修改后的波形圖 22 結(jié)論 EDA 技術(shù)是目前最熱門的技術(shù)之一，它的優(yōu)越性使得其在市場上所占的份額越來越大。下面就加分按鍵的情況對修 改后的程序進行分析：若分數(shù)沒變，則 add 的值加 1，然后分數(shù)變化一次，之后 add 的值再加 1。如果不延長檢測脈沖的周期，由于人的反應(yīng)時間的限制，每次按鍵持續(xù)的時間大約在 到 1s,二按鍵掃描脈沖的周期為 5ms，這樣就導(dǎo)致每次按鍵分數(shù)都會發(fā)生連續(xù)的變 21 化。 圖 45 波形細節(jié)圖 經(jīng)分析可知，程序設(shè)置的是：在檢測脈沖的每個上升沿對按鍵狀態(tài)進行檢測，若按鍵按下，則分數(shù)就相應(yīng)的加 1 或減 1。當(dāng)清零按鍵按下時，分數(shù)清零，同時蜂鳴器在這段時間由一串脈沖控制發(fā)出聲音 。 頂層程序編寫完成后開始編譯查錯，結(jié)果如圖 所示，提示編譯成功。 qingling0:qudou port map 19 (anjian_in=qingling, anjian_out=qingling_out, clkin=clkin, res=res )。詳細見下面程序： fenpin0: fenpin generic map(1) port map( clkin1=clkin, clkout=guancha_200hzq, res=res )。 以上是去抖和分頻兩個元件的定義，其格式為： COMPONENT 元件名 IS GENERIC(類屬表 )。 port(clkin1:in std_logic。 clkin:in std_logic。 圖 42 程序編寫界面 使用 VHDL 語言進行多層次設(shè)計時，一個很大的難點就是元件例化語句的使用。這兩個信號的變化觸發(fā)相應(yīng)的進程執(zhí)行相應(yīng)的譯碼程序，令數(shù)碼管顯示當(dāng)前 leda1 或 leda0 的值，如圖 所示。 end case。 when 7 = led0=B1110000。 when 3 = led0=B1111001。 end process。 when 8 = led1=B1111111。 when 4 = led1=B0110011。 15 表 31 共陰數(shù)碼管真值表 十進制數(shù) hgfedcba 顯示字符 十六進制數(shù) 0 01111110 0 7E 1 00110000 1 30 2 01101101 2 6D 3 01111001 3 79 4 00110011 4 33 5 01011011 5 5B 6 01011111 6 5F 7 01110000 7 70 8 01111111 8 7F 9 01111011 9 7B （ 2） 程序設(shè)計 以下兩個進程是兩位數(shù)記分板的編碼譯碼顯示進程： xianshiled1:process(leda1) begin case leda1 is when 0 = led1=B1111110。它的 引線在內(nèi)部 已經(jīng) 連接完成， 而外部引腳連接的是 它們的各個 段以及 公共 電極 。這樣做的目的是使每次按鍵時如果按鍵按下的時間比較長，分數(shù)只會增加一次，而不會連續(xù)自動地增加。 圖 315 為了方便理解，我引入了 guancha_200hz 這一輸出信號，實際上它就是按鍵的掃描脈沖信號。在 clk_200hz 信號的每個上升沿對按鍵的狀態(tài)進行檢測，當(dāng)檢測到按鈕的鍵值為 0 時，即有鍵按下時， count 加 1[14]。 end if。 else count:=0。 anjian_out=39。139。 13 圖 314 去抖程序編輯窗口 下面對去抖程序中去除抖動的進程進行分析： process(clk_200hz) variable count:integer range 0 to 3。鍵值掃描脈沖反復(fù)掃描按鈕當(dāng)前的狀態(tài)，若檢測到按鈕當(dāng)前的輸入值為 0 時，延時 5ms～ 10ms，再次檢測，如果鍵值還是 0，那么就認為有按鍵按下。這種措施就是按鍵去抖。而按鈕產(chǎn)生抖動時間的長短取決于它的機械性質(zhì)，一般為 5ms～ 10ms[12]。若一致則說明程序 完全符合要求，否則再重新修改、編譯、仿真，直至?xí)r序圖符合要求。保存設(shè)置后開始仿真。首先，如圖 31 點擊 File 菜單，再點擊 New 出現(xiàn)圖 32的界面，選擇最后一項波形編輯文件單擊 OK 出現(xiàn)圖 38 所示界面。在此之前需要進行一項設(shè)置：將工程設(shè)置為當(dāng)前工程，如圖 35 所示。當(dāng)計數(shù)達到 N1 時，通過語句“ clkq=not clkq。 clkout=clkq。 end if。039。 else if(clkin139。039。)。 architecture a of fenpin is signal clkq:std_logic:=39。 這部分是分頻模塊的實體聲明部分，用來描述該實體與外部電路的接口。 port(clkin1:in std_logic。 程序包的聲明格式為： USE LIBRARY 庫名 .程序包名 .項目名 。 use 。然后保存文件，首先選擇需要保存的目錄，之后為文件重命名，后綴為 .vhd，并在下方下拉菜單中選擇 .vhd,最后單擊 OK 即可保存文件。 偶數(shù)分頻器模塊的設(shè)計 （ 1） 原理 對于偶數(shù) 2N 分頻，通常是由模 N 計數(shù)器實現(xiàn)一個占空比為 1： 1的 2N 分頻器，分頻 輸出信號在計數(shù)器的值達到模 N 時自動使其取反。再對系統(tǒng)進行修改和驗證，直到設(shè)計完成 [7]。 由于本人首先接觸的是 VHDL，對其有一定的了解，所以，本次設(shè)計采用的是VHDL 語言。因此，急需一種面向設(shè)計的多領(lǐng)域、多層次并得到普遍認同的標準硬件描述語言 。 硬件描述語言的選擇 硬件描述語言（英文： Hardware Description Language，簡稱： HDL）是電子系統(tǒng)硬件行 為描述、結(jié)構(gòu)描述、數(shù)據(jù)流描述的語言。它主要有以下幾個優(yōu)點： （ 1）開放的界面 Max+plusⅡ 支持與 Cadence、 Mentor Graphics 等公司所提供的 EDA 工具接口。而基于現(xiàn)場可編程邏輯門陣列 FPGA 器件制造的記分器則不會發(fā)生這種情況，它采用 FPGA 器件構(gòu)造系