【正文】 通常稱為鍵控法，比如對載波的振幅、頻率和相位進(jìn)行鍵控，便可獲得振幅鍵控（ ASK）、頻移鍵控（ FSK）、相移鍵控（ CPSK）和差分相移鍵控（ DPSK）等基本的數(shù)字調(diào)制方式。所謂非相干解調(diào)，即不需提取載波信息（或不需恢復(fù)出相干載波）的一種解調(diào)方法。一種常用的也是最簡單的二進(jìn)制監(jiān)控方式稱為通 斷鍵控，其表達(dá)式為： A t 以概率 P 發(fā)送“ 1”時 ( t ) = （ 23） 0 以概率 1— P 發(fā)送“ 0”時 2ASK 信號的一般表達(dá)式為： s(t) = g(t n ) (24) 1 概率為 P 其中 = (25) 0 概率為 1— P Ts 是二進(jìn)制基帶信號時間間隔 ,g(t)是持續(xù)時間為 Ts 的矩形脈沖 1 0t 其中 g(t)= (26) 0 其他 t 則二進(jìn)制振幅鍵控信號可表示為 ( t ) = g(t n ) cos t (27) 2ASK 產(chǎn)生的兩種方法為模擬調(diào)制法（相乘器法）和鍵控法，其原理框圖如圖 31和 32 所示： 二進(jìn)制不歸零信號 輸出 cos 圖 31 用相乘器實現(xiàn) 2ASK 調(diào)制原理 框 圖 乘法器 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計 第 6 頁，共 54 頁 開關(guān)電路 (t) s(t) 圖 32 用鍵控法實現(xiàn) 2ASK 調(diào)制原理 框 圖 2. ASK 解調(diào)的原理 2ASK 解調(diào)也有兩種基本的解調(diào)方法：非相干解調(diào)法（包絡(luò)檢波法）和相干解調(diào)法（同步檢測法），相應(yīng)的接收系統(tǒng)組成圖如圖 33 和 34 所示。故其表達(dá)式為 Acos( t+ ) 發(fā)送“ 1”時 ( t ) = （ 28） Acos( + ) 發(fā)送“ 0”時 可以看出一個 2FSK 信號可以看成兩個不同載頻的 2ASK 信號的疊加，所以 2FSK 信號的表達(dá)式又可以寫成 ( t ) = g(t n ) cos( t+ )+ g(t n cos( t+ ) （ 29） 在式中： g(t)為單個矩形脈沖，脈寬為 1 概率為 P = （ 210） 0 概率為 1— P 是 的反碼，若 =1 則 =0；若 =0 則 =1，于是 1 概率為 1P = （ 211） 0 概率為 P 和 分別是第 n 個信號碼元（ 1 或 0）的初始相位。例外一種是可以采用鍵控法來實現(xiàn)，即在二進(jìn)制基帶矩形脈沖序列的控制下通過開關(guān)電路對兩個不同獨立頻率進(jìn)行選通，使其在一個碼元 期間輸出 和 兩個載波之一，其原理圖如圖 35所示： 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計 第 8 頁，共 54 頁 輸入 輸出 圖 35 用鍵控法實現(xiàn) 2FSK 的調(diào)制原理框圖 用這兩種方法產(chǎn)生的 2FSK 信號的差異在于：由調(diào)頻法產(chǎn)生的 2FSK 信號在相鄰碼元之間的相位是連續(xù)變化的。這里的抽樣判決是直接比較兩路信號值的大小，判決規(guī)則與調(diào)制規(guī)則要相呼應(yīng)，調(diào)制時若規(guī)定“ 1”符號對應(yīng)載波頻率 則接收時上之路的抽樣值較大，應(yīng)判為“ 1”；反之判為“ 0”。這種以載波的不同相位直接去表 示響應(yīng)的二進(jìn)制數(shù)字信號的調(diào)制方式，稱為二進(jìn)制的絕對相移方式。已經(jīng)指出， 2CPSK 相干解調(diào)時，會存在著 的相位模糊，即恢復(fù)的本地載波與相干載波可能調(diào)相，也可能反相，這種相位關(guān)系的不確定性將會造成解調(diào)出的數(shù)字基帶信號與發(fā)送的數(shù)字基帶信號正好相反，即“ 1”變?yōu)椤?0”，“ 0”變?yōu)椤?1”，判決輸出的數(shù)字信號全部出錯，稱為倒 現(xiàn)象或反相工作。當(dāng)前碼元與前一碼元的載波相位差用 來表示，定義 0 表示數(shù)字信息“ 0” （ 218） 表示數(shù)字信息“ 1” 例如一組數(shù)字信息與其對應(yīng)的 2DPSK 信號的載波相位關(guān)系 二進(jìn)制數(shù)字信息： 1 0 1 1 0 1 1 0 2DPSK 信號相位：（ 0） 0 0 或 （ ） 0 0 0 0 0 0 由此可知，對于相同的基帶數(shù)字信息序列，由于初始碼元的參考相位不同， 2DPSK信號的參考相位可以不同。前者的原理框圖如圖 312所示 輸出 cos t 定時脈沖 圖 312 用相干解調(diào)法實現(xiàn) 2DPSK 解調(diào)原理框圖 對 2DPSK 進(jìn)行相干解調(diào)，恢復(fù)出相對碼，再經(jīng)碼變化器變化為絕對碼，從而恢復(fù)出發(fā)送的二進(jìn)制數(shù)字信息。它是作為 專用集成電路 （ ASIC）領(lǐng)域中的一種半定制電路而出 現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。 系統(tǒng)設(shè)計師 可以根據(jù)需要通過可編輯的連接把 FPGA 內(nèi)部的邏輯塊連接起來，就好像一個電路試驗板被放在了一個芯片里。廠商也可能會提供便宜的但是編輯能力差的 FPGA。 2 基本特點 ： （ 1）采用 FPGA 設(shè)計 ASIC 電路 (特定用途集成電路 )，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 （ 5） FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。這種＂山寨＂味很濃的系統(tǒng)早期優(yōu)勢不一定很明顯，類似 ARM 系統(tǒng)的境況但若能慢慢發(fā)揮出 FPGA 的優(yōu)勢，逐漸實現(xiàn)一些特色系統(tǒng)也是一種發(fā)展方向。采用 Cyclone 系列 FPGA，大批量應(yīng)用現(xiàn)在可以采用價格相當(dāng)?shù)目删幊探鉀Q方案。 （ 2）性能特性 Cyclone 器件的性能足以和業(yè)界最快的 FPGA 進(jìn)行競爭。 Cyclone 系列 FPGA 具有 20xx0 個邏輯單元， Cylone 器件的邏輯資源可以用來實現(xiàn)復(fù)雜的應(yīng) 用。 Cyclone 器件中 M4K 存儲塊提供 288Kbit 存儲容量，能夠被配置來支持多種才做模式，包括 RAM、 ROM、 FIFO 及單口和雙口模式。 Cyclone 器件具有兩個可編程鎖相環(huán)（ PLL）和 8 個全局時鐘線，提供健全的時鐘管理和頻率合成功能，實現(xiàn)最大的系統(tǒng)性能。 Cyclone 器件支持諸如 PCI 等串行、總線和網(wǎng)絡(luò)接口，可訪問外部存儲器和多種通信協(xié)議，如以太網(wǎng)協(xié)議 。 ⑧ DSP 實現(xiàn)。這是單事件反轉(zhuǎn)成本效益最好的 FPGA 解決方案。 Quartus II design 提供完善的 timing closure 和 Logic Lock 基于塊的設(shè)計流程。工程師使用同樣 的低價位工具對 Stratix FPGA 進(jìn)行功能驗證和原型設(shè)計，又可以設(shè)計 Hard Copy Stratix 器件用于批量成品。 Quartus 平臺與Cadence、 ExemplarLogic、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA 供應(yīng)商的開發(fā)工具相兼容。安裝好 Quartus Ⅱ 后， 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計 第 18 頁，共 54 頁 進(jìn)入用戶界面后，可見其默認(rèn)用戶界面如圖 22 所示： 圖 31 Quartus Ⅱ 用戶界面圖 用戶界面由標(biāo)題欄、工具欄、菜單欄、工程導(dǎo)航窗口、狀態(tài)顯示窗口及工程工作區(qū)等區(qū)域構(gòu)成，進(jìn)入用戶界面后，用戶可以通過調(diào)用菜單命令【 Tools】 →【 Customize】 ， 在【 Customize】 對話框中根據(jù)個人習(xí)慣，自定義 Quartus Ⅱ軟件的布局、菜單。 （ 2） Logic Lock 設(shè)計流程把性能提升 15% 設(shè)計軟件通過增強層次 Logic Lock 模塊級設(shè)計方式，將性能平均改善 15%。 第 19 頁，共 54 頁 （ 3） 支持 MAX7000/MAX3000 等乘積項器件 版 Quartus II 設(shè)計軟件現(xiàn)在除了支持 Altera 的 APEX 20KE， APEX 20KC， APEX II， ARM 的 Excalibur 嵌入處理器方案， Mercury， FLEX10KE 和 ACEX1K 之外，還支持MAX3000A， MAX7000 系列乘積項器件。這樣布局適配算法反復(fù)的次數(shù)更少，編譯速度更快，對設(shè)計性能的影響最小。此后 VHDL在電子設(shè)計領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。 2. VHDL 語言的特點 （ 1） VHDL 語言功能強大，設(shè)計方式多樣 VHDL 語言具有強大的語言結(jié)構(gòu)，只需采用簡單明確的 VHDL 語言程序就可以描述十分復(fù)雜的硬件電路。 （ 2） VHDL 語言具有強大的硬件描述能力 VHDL 語言具有多層次的電路設(shè)計描述功能，既可描述系統(tǒng)級電路，也可以描述門級電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。 （ 3） VHDL 語言具有很強的移植能力 VHDL 語言很強的移植能力主要體現(xiàn)在： 對于同一個硬件電路的 VHDL 語言描述，它可以從一個模擬器移植到另一個模擬器上、從一個綜合器移植到另一個綜合器上或者從一個工作平臺移植到另一個工作平臺上去執(zhí)行。 （ 5） VHDL 語言程序易于共享和復(fù)用 VHDL 語言采用基于庫 ( library) 的設(shè)計方法。 3. VHDL 語言的基本程序結(jié)構(gòu) 從程序機(jī)構(gòu)上來看， VHDL 語言具有很清晰的結(jié)構(gòu)組成，從開始到結(jié)束，各部分獨有特定的功能和語法結(jié)構(gòu)。一個由多個模塊構(gòu)成的設(shè)計實體中可能包含多個實體，其中包快一個頂層實體和處于底層的底層實體，底層實體可以作為組件（ Component） 例化到高層次實體中，此時頂層實體可以應(yīng)對于芯片的外部引腳定義。結(jié)構(gòu)體的功能和行為描述可以采用多種描述方式。 ② 數(shù)據(jù)流描述方式 數(shù)據(jù)流（ Dataflow）描述方式也 稱為寄存器傳輸級 (RTL)描述。 ③ 結(jié)構(gòu)描述方式 結(jié)構(gòu)（ Structure）描述多用于多層次的設(shè)計中，通過調(diào)用庫中的元件或者已經(jīng)設(shè)計好的模塊，進(jìn)行組合，完成實體功能的描述。結(jié)構(gòu)體、程序包（ Package） 等數(shù)據(jù)集合；程序包主要用來存放各個設(shè)計都能共享的數(shù)據(jù)類型、子程序、常量和元件等。在程序包中，用戶可以定義一些公用的子程序、常量和自定義的數(shù)據(jù)類型。 （ 4） 配置 一個設(shè)計中，實體可以對應(yīng)多個結(jié)構(gòu)體，既有多種實現(xiàn)方式。 基于 VHDL 語言實現(xiàn) 2ASK 的調(diào)制與解 2ASK 調(diào)制的實現(xiàn) 1. 2ASK 調(diào)制建模方思想： （ 1） 采用數(shù)字載波信號 數(shù)字載波信號產(chǎn)生的方法可以外部輸入 ，也可以通過高頻時鐘信號分頻得到。 use 。開始調(diào)制信號 x :in std_logic。分頻計數(shù)器 signal f:std_logic。 then q=0。改變 q 后面數(shù)字的大小就可以改變 elsif q=3 then f=39。039。 end process。得到數(shù)字載波的一種方法是：從 2ASK 信號中應(yīng)用模擬濾波或者模擬鎖相環(huán)提取模擬載波。 FPGA 圖 43 2ASK 解調(diào)方框圖 注：① 當(dāng) q=11 時，對計數(shù)器 m 清零； ② 當(dāng) q=10 時，根據(jù)計數(shù)器 m的數(shù)值，進(jìn)行判決。 use 。調(diào)制信號 y :out std_logic)。寄存 x 信號 signal m:integer range 0 to 5。 then xx=xclk 上升沿把 x信號賦給中間信號 xx if start=39。 else q=q+1。 process(xx,q) begin if q=11 then m=0。139。139。 2ASK 調(diào)制與解調(diào)的波形 仿真與 分析 1. 2ASK 信號調(diào)制的波形 仿真與分析 2ASK 信號調(diào)制的波形圖 如圖 45所示 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計 第 30 頁，共 54 頁 圖 45（ a） ASK 調(diào)制 VHDL 程序仿真圖 2ASK 調(diào)制仿真局部放大圖如圖 45（ b） 所示 分析： 由圖可知，