基于vhdl的自動打鈴設(shè)計畢業(yè)設(shè)計(文件)
【正文】 聲響起的時間給C一段連續(xù)的30秒的高電平，30秒的高電平控制是用IF語句判斷秒計數(shù)器的計數(shù)實現(xiàn)的。ENTITY ring IS PORT(s1,s2,min1,min2,h1,h2:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。END ENTITY ring。 SIGNAL q44:STD_LOGIC_VECTOR(7 DOWNTO 0)。 q33=h2 amp。 q6=h2。q2=s2。139。 ELSIF (q33=00010001 AND q22=00000000 AND (q11=00000000 AND q1100110000))THEN c=’1’。 ELSIF (q33=00010101 AND q22=00000000 AND (q11=00000000 AND q1100110000)) THEN c=’1’。039。END ARCHITECTURE art。 頂層設(shè)計及原理圖頂層模塊說明：頂層設(shè)計即把電路的各個模塊放在一個頂層模塊中，建立一個TOP頂層文件，在這個模塊中分別完成每一個模塊的編譯，統(tǒng)一設(shè)定結(jié)束時間為40us。等各個模塊都編譯完成后，進行各模塊的連接，將每個模塊按照其所要實現(xiàn)的功能進行連接起來，然后進行引腳設(shè)定，：頂層設(shè)計的波形仿真：首先給一個CLK脈沖，按一下K1鍵計數(shù)器處于調(diào)分狀態(tài)，接著按K2鍵59下調(diào)至59分，再次按鍵K1鍵，此時計數(shù)器處于調(diào)時狀態(tài)，按K2鍵7下將時調(diào)至7點，此時時間為7:59分。，選擇工在作模式3下驗證。管腳鎖定后需要重新編譯，選擇Processing Start Compilation命令，進行編譯。單擊Start按鈕即進入對目標(biāo)器件FPGA的配置下載?；赩HDL語言的結(jié)構(gòu)化、層次化的設(shè)計方法是整個打鈴系統(tǒng)的主要設(shè)計方法。計時器在秒計時到59秒時向分進位，然后清零后重新開始進行60進制的計數(shù)。另外增加的校時模塊式為了調(diào)節(jié)系統(tǒng)時間，當(dāng)系統(tǒng)時間和實際時間產(chǎn)生較大的誤差時，按在校時模塊的KK2鍵對系統(tǒng)的分和時進行調(diào)整。經(jīng)過實驗箱下載驗證后揚聲器按預(yù)定的要求響起30秒，通過此次實驗，我了解了EDA強大的硬件功能，通過學(xué)習(xí)VHDL語言，對系統(tǒng)的各個模塊進行編寫程序、調(diào)試、仿真，到運行。西安電子科技大學(xué)出版社(5)周潤景、 II的數(shù)字系統(tǒng)Verilog HDL 設(shè)計實例詳解[M]. 附錄 芯片引腳對照表結(jié)構(gòu)圖上的信號名GW48CCP，GWAK100AEP1K100QC208GW48SOC+/ GW48DSPEP20K200/300EQC240GWAK30/50EP1K30/50TQC144 GWAC3EP1C3TC144引腳號引腳名稱引腳號引腳名稱引腳號引腳名稱引腳號引腳名稱PIO07I/O224I/O08I/O01I/O0PIO18I/O225I/O19I/O12I/O1PIO817I/O235I/O820I/O811DPCLK1PIO918I/O236I/O921I/O932VREF2B1PIO1630I/O7I/O1630I/O1639I/O16PIO1731I/O8I/O1731I/O1740I/O17PIO1836I/O9I/O1832I/O1841I/O18PIO1937I/O10I/O1933I/O1942I/O19PIO2038I/O11I/O2036I/O2047I/O20PIO2139I/O13I/O2137I/O2148I/O21PIO2240I/O16I/O2238I/O2249I/O22PIO2341I/O17I/O2339I/O2350I/O23PIO2444I/O18I/O2441I/O2451I/O24PIO2545I/O20I/O2542I/O2552I/O25PIO26113I/O131I/O2665I/O2667I/O26PIO27114I/O133I/O2767I/O2768I/O27PIO28115I/O134I/O2868I/O2869I/O28PIO29116I/O135I/O2969I/O2970I/O29PIO31120I/O138I/O3172I/O3172I/O31PIO32121I/O143I/O3273I/O3273I/O32PIO33122I/O156I/O3378I/O3374I/O33PIO34125I/O157I/O3479I/O3475I/O34PIO35126I/O160I/O3580I/O3576I/O35PIO36127I/O161I/O3681I/O3677I/O36PIO37128I/O163I/O3782I/O3778I/O37PIO38131I/O164I/O3883I/O3883I/O38PIO39132I/O166I/O3986I/O3984I/O39SPEAKER148I/O184I/O99I/O50129I/OCLOCK0182I/O185I/O126INPUT1123I/OCLOCK2184I/O181I/O54INPUT3124I/O。VHDL的強大應(yīng)用功能在以后還需要進一步的去學(xué)習(xí)和掌握，自動打鈴系統(tǒng)的設(shè)計只涉及到了EDA技術(shù)的一小部分，要想學(xué)得更多東西還要去深入的去挖掘。整個設(shè)計是實現(xiàn)自動打鈴功能，在預(yù)定的時間段規(guī)定的時間內(nèi)鈴聲響起響鈴時間要在顯示打鈴模塊對其進行控制，增加IF判斷語句對鈴聲進行30秒控制。然后分計數(shù)器清零重新開始分計時。分和秒計數(shù)器模塊為60進制的計數(shù)器，時模塊為
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