【正文】 +1。 end if。 end if。 when 4 = led1=B0110011。 end process。 when 7 = led0=B1110000。 use 。 architecture b of qudou is ponent fenpin is分頻元件定義 generic(n:integer:=1)。脈沖計(jì)數(shù) variable count1:integer range 0 to 1。 if count1=1 then count1:=0。 else count:=0。 use 。 architecture a of fenpin is signal clkq:std_logic:=39。039。039。 33 clkout=clkq。 end if。139。039。分頻信號輸出 res:in std_logic復(fù)位信號 )。 end architecture b。139。 then if count=2 then count:=0。按鍵去抖檢測時(shí)鐘信號 T=5ms begin u0: fenpin generic map(1) 參數(shù)傳遞映射語句 port map fenpin 元件例化語句 (clkin1=clkin, clkout=clk_200hz, res=res)。時(shí)鐘信號 5Mhz res:in std_logic復(fù)位信號 )。 end architecture c。 when 5 = led0=B1011011。 when others = led1=B0000000。 when 2 = led1=B1101101。 end if。 jishu_shi:=jishu_shi1。 end if。139。039。 jifen:process(clkin,jianfen_out,jiafen_out,qingling_out) 記分進(jìn)程，實(shí)現(xiàn)加分、分?jǐn)?shù)清零以及清零按鍵按下時(shí)蜂鳴器發(fā)聲響應(yīng) variable jishu_ge:integer range 0 to 10。 begin fenpin0: fenpin generic map(1) 參數(shù)傳遞映射語句（） 內(nèi)的值即為 n的值 port map 分頻元件例化語句 1，產(chǎn)生按鍵去抖檢測脈沖 guancha_200hz ( clkin1 = clkin, clkout = guancha_200hzq, res=res )。 end ponent。 anjian_out:out std_logic。 仿真器的 5Mhz 時(shí)鐘 res:in std_logic。 use 。然而結(jié)束之后迎來的卻是工作的開始??這似乎間接證明了輪回二字的存在。伴隨半導(dǎo)體工藝技術(shù)不斷進(jìn)步，設(shè)計(jì) FPGA 器件的技術(shù)已經(jīng)取得了飛速的發(fā)展及突破。經(jīng)過編譯仿真，表明此方法確實(shí)可行，如圖 所示。如果將檢測脈沖的 周期加長或許可以解決問題，但是很顯然不能這么做。結(jié)果如圖 所示。 jiafen0: qudou port map (anjian_in=jiafen, anjian_out=jiafen_out, clkin=clkin, res=res )。 res:in std_logic )。下面借具體程序進(jìn)行詳細(xì)介紹： ponent qudou is 去抖元件定義 port(anjian_in:in std_logic。 這兩個(gè)進(jìn)程是譯碼并顯示兩位分?jǐn)?shù)的進(jìn)程。 when 5 = led0=B1011011。 when others = led1=B0000000。 when 2 = led1=B1101101。從而得出，該仿真圖符合預(yù)期的設(shè)計(jì)要求。 （ 3） 波形圖文件 按照圖 38 到圖 311 所示步驟新建一個(gè)波形圖文件，然后設(shè)置各項(xiàng)參數(shù)并保存。139。039。而延時(shí)的 5ms～ 10ms 這段時(shí)間間隙剛好好避開了按鈕的抖動時(shí)間，達(dá)到了去抖的目的 [13]。為了確保 CPU 能時(shí)刻準(zhǔn)確地判斷按鈕的狀態(tài)，必須對按鈕實(shí)施去抖措施。出現(xiàn)圖 312所示界面。若程序無誤，則出現(xiàn)圖 36所示編譯成功的窗口，否則，顯示圖 37所示窗口，根據(jù)提示信息改正錯(cuò)誤，保存 后再重新編譯，直至編譯成功，顯示圖 36 所示界面。 這部分是分頻模塊的結(jié)構(gòu)體說明部分，放在實(shí)體說明后面，它的功能是描述設(shè)計(jì)實(shí)體的結(jié)構(gòu)或行為，從功能上對實(shí)體進(jìn)行描述。 clkq=not clkq。 clkq=39。 signal leijia:std_logic_vector(30 downto 0):=(others=39。 res:in std_logic )。 以上四個(gè)語句是 VHDL 語言的庫和程序包的聲明。然后點(diǎn)擊新建選項(xiàng)“ NEW”出現(xiàn)圖 32所示文件類型選擇界面。 分?jǐn)?shù)清零同時(shí)蜂鳴器鳴叫提示。 HDL 發(fā)展至今已有 20多年的歷史，截止到上世紀(jì) 80 年代，許多大公司都先后推出了具有自己特色的硬件描述語言，這對電子設(shè)計(jì)自動化行業(yè)起到了極大的促進(jìn)作用。它是 Altera公司 提供的上一代 FPGA開發(fā)集成環(huán)境。由于 FPGA 具有現(xiàn)場可編程功能，所以，當(dāng)系統(tǒng)的功能需要 更改時(shí)，我們可以不用修改外圍電路結(jié)構(gòu)，只需更改 FPGA 中的控制電路和接口電路，然后利用 EDA 工具將更新后的程序下載到 FPGA 中即可，這不僅大大提高了設(shè)計(jì)的效率以及使用的成本。 FPGA 的最重要的特色就是它具有現(xiàn)場可編程功能，所以如果需要對設(shè)計(jì)進(jìn)行修改，不必重新設(shè)計(jì)系統(tǒng)，只需更改芯片內(nèi)部的控制和接口電路，再利用 EDA 軟件將更新后的設(shè)計(jì)程序下載到 FPGA 中即可，無需更改外部電路的設(shè)計(jì)。本人在論文寫作中參考的其他個(gè)人或集體的研究成果，均在文中以明確方式標(biāo)明。將設(shè)計(jì)好的程序下載到 FPGA 芯片中進(jìn)行驗(yàn)證，完全符合本論文的設(shè)計(jì)要求。為了體現(xiàn)出比賽的公正、公平，其質(zhì)量的重要性顯得尤為突出。 （ 2）與結(jié)構(gòu)無關(guān) Max+plusⅡ 系統(tǒng)的核心編譯器支持阿爾特拉公司的 FLEX10K、 FLEX8000、FLEX6000、 MAX9000、 MAX7000、 MAX5000 和 Classic 可編程邏輯器件 ，提供了世界上唯一真正與結(jié)構(gòu)無關(guān)的可編程 邏輯設(shè)計(jì) 環(huán)境。在這種環(huán)境驅(qū)使下， VHDL 和 Verilog HDL 語言從中脫穎而出，先后成為 IEEE 標(biāo)準(zhǔn) [6]。結(jié)構(gòu)原理圖如圖 21所示： 5 圖 21 系統(tǒng)結(jié)構(gòu)框圖 如圖 21，外部時(shí)鐘源由于其頻率太高，不能直接用于 FPGA 內(nèi)部的各功能模塊所以需 要對其進(jìn)行分頻；按鍵信號由于具有抖動性，所以要對其進(jìn)行去抖才能將信號送入 FPGA 中的模塊進(jìn)行使用；譯碼模塊是驅(qū)動數(shù)碼管顯示的模塊。注意：文件名與實(shí)體名應(yīng)一致！ 圖 32 文 件類型選擇菜單 圖 33 文本編輯界面 7 文件保存成功后，就開始在此界面編輯 VHDL 程序，如圖 34 所示。 庫是存儲和放置可編譯設(shè)計(jì)單元的地方，程序包包含的資源主要有：常數(shù)說明、數(shù)據(jù)類型說明、元件語句定義、子程序定義和其他說明。 clkin是外部時(shí)鐘源的輸入端口， clkout 是分頻后的信號輸出端口， res 是復(fù)位按鍵信號輸入。 begin process(clkin1,res) begin if res=39。event and clkin1=39。 end if?！笔蛊錉顟B(tài)反轉(zhuǎn)，再將其值賦給 clkout。 圖 38 波形文件觀察界面 單擊鼠標(biāo)右鍵，選擇倒數(shù)第二項(xiàng)，出現(xiàn)圖 39的窗口，然后點(diǎn)擊“ List”按鈕，左邊窗口出現(xiàn)程序中的全部端口，需要觀 察哪個(gè)就選中該端口，在點(diǎn)擊“ =”將其移動到右邊窗口。 圖 311 仿真啟動界面 圖 312 仿真時(shí)序圖 12 從圖 312 中可以直觀地看出這是一個(gè)二分頻的分頻器，每當(dāng) clkin 的上升沿到來時(shí)， clkout 的電平都會發(fā)生反轉(zhuǎn)，另外，當(dāng)復(fù)位信號 res 有效時(shí)， clkout 的電平立即復(fù)位 [11]。 有兩種方式來消除按鈕的抖動，即硬件去抖和軟件去抖 。 variable count1:integer range 0 to 1。039。 end process。再者，之所以該信號使用的是 2 分頻，目的是為了方便觀察。 數(shù)碼管 實(shí)際上是由七個(gè)發(fā)光管組成 8字形構(gòu)成的，加上小數(shù)點(diǎn)就是 8段， 分別由字母 a,b,c,d,e,f,g,dp來表示 。 when 5 = led1=B1011011。 xianshiled0:process(leda0) begin 16 case leda0 is when 0 = led0=B1111110。 when 8 = led0=B1111111。 圖 316 數(shù)碼管顯示時(shí)序圖 4 系統(tǒng)組態(tài)及調(diào)試 系統(tǒng)組態(tài) 系統(tǒng)綜合模塊圖如圖 所示，左邊是信號輸入引腳，從上到下依次是加分按鍵、減分按鍵、復(fù)位按鍵和清零按鍵；右邊是信號輸出 引腳，從上至下依次是加分和減分按鍵信號觀察引腳、十位數(shù)數(shù)碼管驅(qū)動總線端口、個(gè)位數(shù)數(shù)碼管驅(qū)動總線端口、蜂鳴器驅(qū)動端口、按鍵掃描脈沖觀察端口。 res:in std_logic )。 PORT(端口名表 )。 這三個(gè)元件例化語句是加分、減分、分?jǐn)?shù)清零三個(gè)按鍵調(diào)用去抖模塊，為分?jǐn)?shù)顯示提供正確的鍵值。當(dāng)減分按鍵按下時(shí)，數(shù)碼管的變化與加分按鍵按下時(shí)變化相反，直至分?jǐn)?shù)為 0。很顯然這樣的設(shè)計(jì)就是去了實(shí)用的價(jià)值。現(xiàn)今，三足鼎立之勢已在半導(dǎo)體市場悄然 形成，他們分別是 FPGA， ASIC和 ASSP。 （ 2） 學(xué)會了利用 EDA開發(fā)工具 MAX+Plus II結(jié)合硬件描述語言 VHDL進(jìn)行電子線路的設(shè)計(jì)。最后，感謝我的父母，是他們含辛茹苦的把握撫養(yǎng)成人，我一定不辜負(fù)他們的期望。 entity jifenban is port(jiafen:in std_logic。兩位記分板分?jǐn)?shù)的十位顯示七段數(shù)碼管 led0:out std_logic_vector(6 downto 0)。 end ponent。 signal jiafen_out:std_logic。 jiafen0: qudou port map 去抖元件例化語句1，加分按鍵去抖 (anjian_in=jiafen, anjian_out=jiafen_out, 27 clkin=clkin, res=res