【正文】 V R0, A INC R0 DJNZR5, LOOP3 DJNZR7, LOOP4 SBCD: MOV R0, 23H MOV R1, 40H MOV R3, 04H HEM: MOV A, R0 ANL A, OFH MOV R I, A INC R I MOV A, R0 ANL A, 0F0H SWAP A MOV R1, A INC R1 INC R0 DJNZ R3, HEM MOV A, 47H CJNE A, 00H, HEX3 CLR MOV R0, 40H MOV R1, LED1 MOV R2, 07H HEX4: MOV A, R0 MOV R1, A INC RO INC R1 DJNZ R2, HEM LJMP NEXT2 HEX3: SETB MOV R0, 47H MOV R1, LED7 MOV R2, 07H HEX2: MOV A, R0 MOV R1, A DEC RO DEC R1 DJNZ R2, HEX2 NEXT2: RET DIVD1: NOP MOV AD0, 08H。 MOV 21 H, 4EIH MOV 20H, 4FH LCALL HEXBCD2 MOV LED8, OBH。測(cè)脈寬子程序 TESPW: MOV R4, 02H LCALL PWZJS MOV R0, 3FH。 END IF。 USE LOGIC_ I 。 一自校順?biāo)脑囶l率選擇模塊 LIBRARY IEEE。 ELSIF BO39。1’THEN (2) = 39。139。 BO=NOT A0。 IF S=2 THEN PUL=’1’。 SIGNAL S: STD_ L OGIC_ VECTOR(1 DOWNTO 0)。 一測(cè)脈寬、占空比控制模塊 LIBRARY IEEE。 THEN 1=START。 ARCHITECTURE ART OF CONTRL IS SIGNAL 1:STDee LOGIC。 END PROCESS。 END ENTITY CNT。 CON2:CONTRL2 PORT MAP(FIN=FOUT, START=START, CLR=CLRC, PUL=PUL, ENDD=ENDD)。 FENPIN: PROCESS(FSTD) IS BEGIN IF FSTD39。 COMPONENT GATE IS PORT(CLK2, FSD, CNL, PUL: IN STDwe LOGIC。 CLK1, EEND, CLK2, CLRC: OUT STD LOGIC)。 OO: OUT STDLOGIC_ VECTOR(7 DOWNTO 0)。八字節(jié)數(shù)除以四字節(jié)數(shù)除法子程序 。程序開(kāi)始后，先在 LED 上給出 CPUREADY 的提示字，然后進(jìn)入鍵盤掃描方式。 開(kāi)始 初始化 鍵盤掃描 測(cè)頻鍵 測(cè) T 鍵 測(cè) D 鍵 脈寬鍵 調(diào)用測(cè) F 子程序 調(diào)用測(cè) T 子程序 調(diào)用測(cè) D 子程序 調(diào)用測(cè)脈寬子程序 測(cè)頻子程序 見(jiàn)附錄。下面將給出由 VHDL 語(yǔ)言實(shí)現(xiàn)的頂層模塊程序。因?yàn)?74LS164 輸出沒(méi)有鎖存功能，因此，在傳送信號(hào)時(shí)輸出端數(shù)碼憐會(huì)有瞬間閃爍，但由于系統(tǒng)采用 12MHz 晶振。 (10) FX 為被測(cè)信號(hào)輸入，此信號(hào)是經(jīng)過(guò)限幅整形電路后的信號(hào)。 (3) CLR:系統(tǒng)全清零功能。 單片機(jī)控制電路 單片機(jī)測(cè)頻控制電路如圖 37所示，由單片機(jī)完成整個(gè)測(cè)量電路的測(cè)試控制、數(shù)據(jù)處理和顯示輸出， CPLD 完成各種測(cè)試功能。在快閃編程時(shí)， P0 口輸入，當(dāng)快閃進(jìn)行校驗(yàn)時(shí)， P0 口輸出，此時(shí) P0 外部必須被拉至高電平。在檢測(cè)到上沿并緊接一個(gè)下沿后， CONTRL2 不再發(fā)生變化直到下一個(gè)初始化信號(hào)到來(lái)。 (2)將 GATE 的 CNL 端置高電平，表示開(kāi)始脈沖寬度測(cè)量，這時(shí) CNT2 的輸入信號(hào)為 FSD。 (2)由預(yù)置門控信號(hào)將 CONTRL 的 START 端置高電平，預(yù)置門開(kāi)始定時(shí)，此時(shí)由被測(cè)信號(hào)的上沿打開(kāi)計(jì)數(shù)器 CNT1 進(jìn)行計(jì)數(shù)，同時(shí)使 標(biāo)準(zhǔn)頻率信號(hào)進(jìn)入計(jì)數(shù)器CNT2。 (4) CHOICE (P3. 2):自校 /測(cè)頻選擇， CHOICE=1 測(cè)頻 。 (2)顯示電路由 8 個(gè)數(shù)碼管組成 :7個(gè) LED 數(shù)碼管組成測(cè)量數(shù)據(jù)顯示器，另一個(gè)獨(dú)立的數(shù)碼管用于狀態(tài)顯示?？梢杂梦鍌€(gè)鍵執(zhí)行測(cè)量控制，一個(gè)是復(fù)位鍵，其余是命令鍵。用于對(duì)待測(cè)信號(hào)進(jìn)行放大和整形，以便作為 PLD 器件的輸入信號(hào)。 如圖 22 當(dāng)方波預(yù)置門控信號(hào)由低變?yōu)楦唠娖綍r(shí)，經(jīng)整形后的被測(cè)信號(hào)上升一沿啟動(dòng) D 觸發(fā)器，由 D 觸發(fā)器的 R端同時(shí)啟動(dòng)可控計(jì)數(shù)器 CNT1 和 CNT2 同時(shí)計(jì)數(shù)，當(dāng)預(yù)置門為低電平時(shí)，隨后而至的被測(cè)信號(hào)使可控計(jì)數(shù)器同時(shí)關(guān)閉。 MAX ＋ PLUSⅡ和 Quartus Ⅱ提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，設(shè)計(jì)人員不需要精通器件的內(nèi)部結(jié)構(gòu)，只需要運(yùn)用自己熟悉的輸入工具（如原理圖輸入或高級(jí)行為描述語(yǔ)言）進(jìn)行設(shè)計(jì)，利用 MAX ＋ PLUSⅡ和 QuartusⅡ可以將這些設(shè)計(jì)轉(zhuǎn)換為最終結(jié)構(gòu)所需要的格式。硬件描述語(yǔ)言使得設(shè)計(jì)者在比較抽象的層次上描述設(shè)計(jì)的結(jié)構(gòu)和內(nèi)部特征，是進(jìn)行邏輯綜合優(yōu)化的重要工具。 EDA（ Electronics Design Automation）即電子設(shè)計(jì)自動(dòng)化。 ◆ 適用于 。 設(shè)計(jì)中采用了模塊化設(shè)計(jì)方法 ,并使用了 EDA工具 ,提高了設(shè)計(jì)效率。測(cè)量頻率的方法有多種 ,其中電子計(jì)數(shù)器測(cè)量頻率具有精度高、使用方便、測(cè)量迅速，以及便于實(shí)現(xiàn)測(cè)量過(guò)程自動(dòng)化等優(yōu)點(diǎn)，是頻率測(cè)量的重要手段之一。 關(guān)鍵詞：等精度頻率計(jì)；可編程邏輯器件； VHDL；單片機(jī) AT89C51. Abstract This paper introduces a method to design precision frequency meter based on equal precision measuring principle. The main circuit is posed of plex programmable logic (FPGA) and AT89C51. The plex programmable logic device pletes sequential logic control, and the counting function. AT89C51 works as the chief controller, which controls test signals of whole circuit, proceses data, scans keyboard and controls digital to display. The system bines the flexibility of AT89C51 and programmable chip FPDA, displays with decimal figures. Keywords： Equal precision frequency meters； FPGA； VHDL； MCU目 錄 引 言 ........................................................................................................................... 4 1．概 述 ........................................................................................................................ 5 等精度頻計(jì)的簡(jiǎn)介和意義 ............................................................................... 5 FPGA的簡(jiǎn)介 .................................................................................................... 5 可編程邏輯器件 FPGA 的基本結(jié)構(gòu) ........................................................................................ 5 FPGA的設(shè)計(jì)方法與要求 ..................................................................................................... 6 ............................................................................................................................ 7 2 .等精度頻計(jì)的原理分析 ............................................................................................... 8 等精度頻計(jì)的原理 ............................................................................................. 8 3. 硬件電路設(shè)計(jì) ........................................................................................................... 10 ................................................................................................... 10 作原理及設(shè)計(jì) ...............................................................................11 FPGA 測(cè)頻專用模塊邏輯設(shè)計(jì) ...............................................................................................11 測(cè)頻 /測(cè)周期的實(shí)現(xiàn) ...............................................................................................................12 控制部件設(shè)計(jì) .........................................................................................................................13 計(jì)數(shù)部件設(shè)計(jì) .........................................................................................................................13 脈沖寬度測(cè)量和占空比測(cè)量模塊設(shè)計(jì) ................................................................................13 ................................................................................................ 14 AT89C51 單片機(jī)性能 ..............................................................................................