【正文】 .......................................................................................... 10 OP27 .......................................................................... 10 濾波電路設(shè)計(jì) ........................................................................................ 10 電平移位及放大模塊設(shè)計(jì) .................................................................................. 11 第四章 頻率、周期測(cè)量模塊的設(shè)計(jì)與實(shí)現(xiàn) ..................................................................... 12 頻率測(cè)量原理 ................................................................................................... 12 頻率測(cè)量模塊設(shè)計(jì) ............................................................................................ 13 比較電路設(shè)計(jì) ................................................................................................... 15 第五章 相位測(cè)量模塊的設(shè)計(jì)與實(shí)現(xiàn) ............................................................................... 16 數(shù)字鑒相器 EPD設(shè)計(jì) ........................................................................................ 16 測(cè)相位差模塊設(shè)計(jì) ............................................................................................ 16 第六章 系統(tǒng)總電路圖設(shè)計(jì) ............................................................................................. 18 模擬電 路設(shè)計(jì) ................................................................................................... 18 FPGA總電路圖設(shè)計(jì) ........................................................................................... 18 第七章 軟件設(shè)計(jì) ........................................................................................................... 21 兩相信號(hào)發(fā)生器模塊中頻率、相位預(yù)置軟件設(shè)計(jì) .............................................. 21 頻率、周期、相位測(cè)量軟件設(shè)計(jì) ....................................................................... 22 第八章 系統(tǒng)測(cè)試及結(jié)果分析 .......................................................................................... 23 兩相信號(hào)發(fā)生器模塊測(cè)試及分析 ....................................................................... 23 頻率、周期測(cè)量模塊測(cè)試及分析 ....................................................................... 23 相位差測(cè)量模塊測(cè)試及分析 .............................................................................. 24 第九章 結(jié)論 .................................................................................................................. 25 第十章 致謝 .................................................................................................................. 26 參考文獻(xiàn) ................................................................................................................. 27 附錄 ........................................................................................................................ 28 1 第一章 背景介紹 概述 在電子 技術(shù)中，測(cè)量一個(gè)信號(hào)的頻率、 周期及兩路同周期信號(hào)的相位差在工程上有著重要的意義，并且與許多電參量的測(cè)量方案、測(cè)量結(jié)果都有十分密切的關(guān)系，因此頻率、周期、相位的測(cè)量在科技研究和實(shí)際應(yīng)用中的作用日益重要。還有測(cè)量?jī)闪型l信號(hào)的相位差在研究網(wǎng)絡(luò)、系統(tǒng)的頻率特性中具有重要意義。單片頻率計(jì) ICM7216D 是美國(guó) Intersil 公司首先研制的專用測(cè)頻大規(guī)模集成芯片。 PTS2600 使用一個(gè) 12 位數(shù)字的 LCD 液晶顯示屏來顯示所測(cè)得的頻率、閘口時(shí)間（分辨率相關(guān)）、菜單功能以及頻率表的測(cè)量結(jié)果。該成果特點(diǎn)：學(xué)術(shù)思想新穎，提出了兩頻率信號(hào)間的量化相移分辨率與最大公因子頻率值及兩比對(duì)信號(hào)頻率值之間的關(guān)系。該項(xiàng)技術(shù)國(guó)內(nèi)需求量較大，故具有廣泛的市場(chǎng)前景，應(yīng)盡快投放市場(chǎng)。設(shè) Tw時(shí)間內(nèi)被測(cè)信號(hào)計(jì)數(shù)值為 N2，標(biāo)準(zhǔn)頻率信號(hào)的計(jì)數(shù)值為 N1，則待測(cè)信號(hào)的頻率為： fx=N2/N1*f0。綜合以上 兩式 ，有 3 6 0 3 6 0xTfNNTF? ? ? ? ? ? ?，其中 1F T? 為標(biāo)準(zhǔn)時(shí)鐘頻率。測(cè)量相位則是通過將兩路同頻率的信號(hào)進(jìn)行異或再與的方式，算得兩路信號(hào)的相位的差。當(dāng) fclk 發(fā)生改變，則 DAC 輸出的正弦波頻率隨之改變，但輸出頻率的改變僅決定于 fclk 的改變。 DDS 核心的相位累加器由一個(gè) N 位字長(zhǎng)的二進(jìn)制加法器和一個(gè)有時(shí)鐘 fclk 取樣的 N位寄存器組成，作用是對(duì)頻率控制字進(jìn)行線性累加；波形存儲(chǔ)器中所對(duì)應(yīng)的是一張函數(shù)波形查詢表，對(duì)應(yīng)不同的相位碼址輸出不同的幅度編碼。 兩相信號(hào)發(fā)生器 EDA 設(shè)計(jì)及實(shí)現(xiàn) 設(shè)計(jì)中，選擇相位累加器為 28位， ROM 為 8位（即一個(gè)周期取樣 256 點(diǎn)）， 時(shí)鐘為 20MHz經(jīng)鎖相環(huán)倍頻 倍后所得的信號(hào)（ 35MHz）作為兩相信號(hào)發(fā)生器時(shí)鐘 ，即 fclk =35MHz，n=28。 圖 5 兩相信號(hào)發(fā)生器頂層設(shè)計(jì)框圖 兩相信號(hào)發(fā)生器各底層模塊設(shè)計(jì) 兩相信號(hào)發(fā)生器底層模塊 包括一個(gè) 28 位加法器、一個(gè) 28位寄存器、一個(gè) 8位加法器、一個(gè) 8位寄存器以、兩個(gè) 存儲(chǔ)波形數(shù)據(jù)的 ROM 及波形數(shù)據(jù)表等。 仿真符合設(shè)計(jì)要求。 22v，在工作電壓為177。波形移位部分，其核心部分是一電壓跟隨器，電壓跟隨器的輸出 Vo1=（ VinVp），所以輸出的 Vo1 就相當(dāng)于在輸入 Vin的基礎(chǔ)上下移了 Vp伏，而 Vp又受可變電阻器 Rw1 的控制。圖 12中“預(yù)置門控信號(hào)”CL 可由單片機(jī)發(fā)出，實(shí)踐證明，在 1 秒至 秒間的選擇范圍內(nèi)， CL 的時(shí)間寬度對(duì)測(cè)頻精度幾乎沒有影響， 在此設(shè)其寬度為 Tpr。而且，CL 寬度的改變以及隨機(jī)的出現(xiàn)時(shí)間造成的誤差最多只有 BCLK 信號(hào)的一個(gè)時(shí)鐘周期，如果BCLK 由精確穩(wěn)定的晶體振蕩器（ 20MHZ）發(fā)出，則任何時(shí)刻的絕對(duì)測(cè)量誤差只有 50ns。這時(shí)， CLR 一個(gè)正脈沖后，系統(tǒng)被初始化。為了便于觀察，圖中仿真波形中的 TCLK 和 BCLK 的周期分別設(shè)置為 75us 和 500ns。由于 FPGA 系統(tǒng)板的端口電壓為 ，而過零比較器受177。 16 第五章 相位測(cè)量模塊的設(shè)計(jì)與實(shí)現(xiàn) 在測(cè)頻模塊基礎(chǔ)上再增加一個(gè)數(shù)字鑒相器模塊就能構(gòu)成一個(gè)相位測(cè)試儀，鑒相器接受來自外部的兩路被整形后的信號(hào)。 。 兩個(gè) DAC0832數(shù)據(jù)輸入端接兩相信號(hào)發(fā)生器 FPGA輸出 FOUT和 POUT，兩相信號(hào) A、 B接相位測(cè)量輸入端。這兩個(gè)多路選擇器的作用是便于單片機(jī)控制測(cè)頻和測(cè)相的輸入和輸出，使兩個(gè)測(cè)量模塊測(cè)量時(shí)互不干擾，增加了系統(tǒng)的穩(wěn) 定性和可靠性。 圖 25 頻率、相位差測(cè)量流程圖 23 第八章 系統(tǒng)測(cè)試及結(jié)果分析 兩相信號(hào)發(fā)生器模塊測(cè)試及分析 兩相信號(hào)發(fā)生器模塊測(cè)試 較簡(jiǎn)單，只需將兩相輸出接到示波器的兩個(gè)探頭上即可測(cè)量輸出 數(shù)據(jù)大小。 357176。 從表 1 和表 2 測(cè)得的數(shù)據(jù)分析可知，頻率預(yù)置范圍在 66Hz～ 17kHz，相位預(yù)置范圍在 0～ 360176。具體測(cè)試數(shù)據(jù)見表 4。 測(cè)量相位差 1176。 ,測(cè)量誤差 恒小于 1176。之間時(shí)穩(wěn)定、平滑、不失真的輸出。因?yàn)殍b相器輸出的波形除了可以反映兩路信號(hào)的相位差，其頻率也與兩路信號(hào)的頻率一致，因此只要在一個(gè)模塊上改變 SPUL 的高低電平即可同時(shí)實(shí)現(xiàn)測(cè)頻和測(cè)相的功能。比如測(cè)量通過 OP27 比較后的脈沖波的頻率和相位時(shí) ，無論如何都測(cè)量不準(zhǔn)確，我們多次修改了 FPGA 內(nèi)的硬件設(shè)計(jì)和單片機(jī)的軟件編程，結(jié)果還是不準(zhǔn)確。 感謝學(xué)校能給我一個(gè)適合做畢業(yè)設(shè)計(jì)的環(huán)境場(chǎng)所。 ARCHITECTURE behav OF ADDER28B IS BEGIN S = A + B 。 ARCHITECTURE behav OF REG28B IS BEGIN PROCESS(LOAD,DIN) BEGIN IF LOAD39。 USE 。 附錄 四 8 位寄存器設(shè)計(jì)（ VHDL） LIBRARY IEEE。139。 USE 。 init_file : STRING。 widthad_a : NATURAL。 altsyncram_ponent : altsyncram GENERIC MAP ( clock_enable_input_a = BYPASS, clock_enable_output_a = BYPASS, init_file = , intended_device_family = Cyclone II, lpm_hint = ENABLE_RUNTIME_MOD=YES, INSTANCE_NAME=ROM1, lpm_type = altsyncram, numwords_a = 256, operation_mode = ROM, outdata_aclr_a = NONE, outdata_reg_a = UNREGISTERED, widthad_a = 8, width_a = 8, width_byteena_a = 1 ) PORT MAP ( clock0 = inclock, address_a = address, q_a = sub_wire0 )。 清零和初始化信號(hào) CL : IN STD_LOGIC。 測(cè)頻或測(cè)脈寬控制 START : OUT STD_LOGIC。 31 附錄 六 波形數(shù)據(jù)表 附錄七 等精度頻率計(jì)設(shè)計(jì)（ VHDL） LIBRARY IEEE。 width_byteena_a : NATURAL )。 30 lpm_hint : STRING。 inclock : IN STD_LOGIC 。 END IF。 ENTITY REG8B IS PORT( LOAD : IN STD_LOGIC。 ENTITY ADDER8B IS PORT( A : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。139。 附錄 二 28 位寄存器設(shè)計(jì)（ VHDL） LIBRA