【正文】 _t， load， tsten 分別通過 D 觸發(fā)器再分別與計數(shù)器，鎖存器相連。 圖 鎖存器 REG32B 大 學(xué) 畢 業(yè) 論 文 （設(shè) 計） 22 鎖存器模塊是本設(shè)計中必不可少的，測量模塊測量完成后，在 load 信號的上升沿時刻將測量值鎖存到寄存器中，然后輸出到顯示模塊。此十進制計數(shù)器的特殊之處是，有一時鐘使能輸入端 ENA，用于控制計數(shù)器的工作。 32 位除法器 division，轉(zhuǎn)碼器 B_BCD 的封裝如圖 所示。h00000000}。 end yshang = temp_a[31:0]。 圖 周 期模塊仿真圖 在周期模塊的波形仿真中，除法器中的除數(shù)為常數(shù) 109，被除數(shù)隨機取 b=8388623。 圖 MUX_NUM 功能仿真 數(shù)碼管顯示驅(qū)動 LED 有段碼和位碼之分，所謂段碼就是讓 LED 顯示出八位數(shù)據(jù)，一般情況下要通過一個譯碼電路，將輸入的 4 位 2 進制數(shù)轉(zhuǎn)換為與 LED 顯示對應(yīng)的 8 位段碼。 本章小結(jié) 本章首先介紹了頻率計的總體設(shè)計，然后分別介紹了各個軟件組成模塊，通過運用QUARTUS Ⅱ 集成開發(fā)環(huán)境對各功能模塊進行編輯、綜合、波形仿真，對各功能模塊的的仿真圖，及其仿真功能做了基本講解，對本設(shè)計的實現(xiàn)起到了主要作用。實際上，當(dāng)設(shè)計比較簡單，且運行頻率比較低的時候，不加相關(guān)的時序約束， FPGA 軟件都可以綜合出來可用且相對較可靠的代碼來。 FPGA 并不善于數(shù)據(jù)處理，一般需要外加數(shù)據(jù)處理芯片，比如 Atmel 公司就推出專門針對 FPGA 的數(shù)據(jù)處理芯片NIOS。藉此完成之際，借此機會謹向尊敬的鄒老師致以最衷心的感謝！而且在整個論文的撰寫過程中出現(xiàn)的問題鄒老師也給予了及時的指正，最后我的論文才得以順利完成。 在實驗設(shè)計和論文的撰寫的過程中，我得到了很多同學(xué)和朋友的幫助與支持，在這里一并表示感謝。如果能加入這些功能，會使設(shè)計更趨于完整。 在開始做設(shè)計的時候并沒有很在意時序方面的問題，導(dǎo)致后面計算周期的時候出現(xiàn)誤差。配置管腳，通過編譯后下載到核心開發(fā)板 Cyclone II 的 EP2C8Q208C8N 中驗證實驗結(jié)果。 數(shù)碼管模塊 smg 的封裝如圖 。 B_BCD 的輸出端 bcd 顯示為 000100011001，即 119。 end 如果此時把除法器的商 yshang 直接輸入到數(shù)碼管模塊數(shù)據(jù)輸入端，在數(shù)碼管上的顯示結(jié)果并不與預(yù)期的相同。i 32。 除法器的部分源代碼如下： always (posedge clk) begin tempa = a。計數(shù)器模塊用于對輸入信號的脈沖進行計數(shù)，該模塊必須有計數(shù)允許、異步清零等端口，以便于控制模塊對其進行控制。用于存儲數(shù)據(jù)來進行交換，使數(shù)據(jù)穩(wěn)定下來保持一段時間不變化，直到新的數(shù)據(jù)將其替換。 測頻控制信號發(fā)生器 TESTCTL 的工作時序圖，控制模塊的幾個控制信號的時序關(guān)系圖如圖 所示。 CLR_CNT 信號用于在每次測量開始時，對計數(shù)器進行復(fù)位，以清除上次測量的結(jié)果，該復(fù)位信號高電平有效，持續(xù)半個時鐘周期的時間?？梢宰鲆韵聶z測：檢測到按鍵輸入為 0 之后，延時 20ms，再 大 學(xué) 畢 業(yè) 論 文 （設(shè) 計） 20 次檢測，如果按鍵還為 0，那么就認為有按鍵輸入。 按鍵開關(guān)是各種電子設(shè)備不可或缺的人機接口。 圖 分頻模塊功能仿真 大 學(xué) 畢 業(yè) 論 文 （設(shè) 計） 19 在分頻模塊的仿真中，當(dāng) up , down 值為 0 時， fep 的輸出端 feping 輸出的信號為輸入的 10MHZ。 圖 信號源模塊 預(yù)分頻 fep10 的封裝圖如 所示，圖中 CLKIN 為接入的 50MHZ 信號，圖中 CLKOUT 為接到 CNT1hz 的 CLK 的 10MHZ 的信號。 為了實現(xiàn)系統(tǒng)功能，測頻控制信號發(fā)生器 testctl、 計數(shù)器 Cnt鎖存器 reg32b 存在一個工作時序的問題，設(shè)計時需要綜合考慮。 reg32b 為鎖存器。由控制模塊產(chǎn)生的計數(shù)使能信號 testen 和清零信號 clr 對計數(shù)模塊進行控制，而由其產(chǎn)生的鎖存信號 load 對鎖存模塊進行控制，為了達到等精度的要求， testen， load， clr 信號分別通過 D 觸發(fā)器與被測信號整合再 輸入相應(yīng)端口。 大 學(xué) 畢 業(yè) 論 文 （設(shè) 計） 13 在測量中，由于 fx 計數(shù)的起停時間都是由該信號的上升沿觸發(fā)的，在閘門時間 t 內(nèi)對fx 的計數(shù) Nx無誤差 (t=NxTx)；對 fs 的計數(shù) Ns 最多相差一個數(shù)的誤差，即 |ΔNs|≤1,其測量頻率如式 (23): fxe=[Nx/(Ns+ΔNs)]?fs (23) 將式 (21)和 (23)代入式 (22)，并整理如式 (24)： δ=|ΔNs|/Ns≤1/Ns=1/(t?fs) (24) 由上式可以看出，測量頻率的相對誤差與被測信號頻率的大小無關(guān)，僅與閘門時間和標準信 號頻率有關(guān)，即實現(xiàn)了整個測試頻段的等精度測量。這時， D 觸發(fā)器要一直等到被測信號的上升沿通過時 Q 端才能被置 1，同時，計數(shù)器 CNT1 和 CNT2 的使能信號有效，計數(shù)器開始工作。 由 D 觸發(fā)器來調(diào)節(jié)被測信號與門控信號的同步關(guān)系。當(dāng)被測信號頻率較低時，這種測量誤差將導(dǎo)致測量精度大幅下降。 當(dāng)系統(tǒng)正常工作時，首先將系統(tǒng)時鐘進行預(yù)分頻產(chǎn)生 10MHZ的脈沖信號，在對 10MHZ進行分頻提供 1 Hz 的輸入信號，經(jīng)過測頻控制信號發(fā)生器進行信號的變換，產(chǎn)生計數(shù)使能 大 學(xué) 畢 業(yè) 論 文 （設(shè) 計） 10 信號（頻率為 ，高電平持續(xù)時間即門控信號為 1S），鎖存信號，清零信號。當(dāng)門控信號為 1 時，使能信號并不為 1，只有被測信號的上升沿到來時，使能端才開始發(fā)送有效信號，計數(shù)器開始計數(shù)。 本設(shè)計中的數(shù)字頻率計的設(shè)計原理實際上是測量被測信號在單位時間 (1s)內(nèi)的周期數(shù)。由于 FPGA/CPLD 的集成規(guī)模非常大，集成度可達數(shù)百萬門。在 +5 V 工作電平下可隨時對正在工作的系統(tǒng)上的 FPGA/CPLD進行全部或部分地在系統(tǒng)編程，并可進行多芯片串行編程，對于 SRAM結(jié)構(gòu)的 FPGA，其下載編程次數(shù)幾乎沒有限制。 FPGA/CPLD簡介 FPGA 和 CPLD 都是高密度現(xiàn)場可編程邏輯芯片，都能夠?qū)⒋罅康倪壿嫻δ芗捎谝粋€單片集成電路中，其集成度已發(fā)展到現(xiàn)在的幾百萬門。 Quartus II 設(shè)計工具完全支持 VHDL、Verilog 的設(shè)計流程，其內(nèi)部嵌有 VHDL、 Verilog 邏輯綜合器。 第三章 ，等精度頻率計 FPGA 的系統(tǒng)設(shè)計。單片機的發(fā)展與應(yīng)用改良了一些不利因素，但由于單片機性能本身也受到其工作頻率及內(nèi)部計數(shù)器位數(shù)等因素的影 響，因此數(shù)字頻率計的穩(wěn)定性方面沒有得到突破性的進展。硬件采用 Altera公司的 Cyclone II 開發(fā)板 EP2C8Q208C8N，系統(tǒng)時鐘為 50MHZ，該頻率計的頻率測量范圍為 15HZ10MHZ。本設(shè)計根據(jù)等精度的測量原理 進行設(shè)計 ，克服了傳統(tǒng)的頻率計的測量精度隨被測信號頻率的變動而改變的缺點。s Cyclone II. Its system clock is 50MHZ. This frequency meter?s frequency measurement ranges from 15HZ to 10MHZ. This design includes the whole process of input, pilation, software simulation, downloads, and hardware simulation. Precision frequency and period measuring is achieved through simulation download, which demonstrates that the design scheme is practicable. Key words: Digital frequency meter, FPGA/CPLD， Verilog/VHDL. 大 學(xué) 畢 業(yè) 論 文 （設(shè) 計） 5 第一章 緒論 研究背景及意義 頻率是電信號中重要的物理量，在電子、通信系統(tǒng)中，信號的頻率穩(wěn)定度決定了整個系統(tǒng)的性能的穩(wěn)定度，因此系統(tǒng)設(shè)計的重要內(nèi)容是能準確測量信號的頻率。這種對硬件描述語言的改變很少涉及到硬件電路的大范圍改動，因此降低了系統(tǒng)的整體造價。通過把設(shè)計下載到開發(fā)板上，并實際用于頻率周期測量，從而發(fā)現(xiàn)設(shè)計的不足和錯誤之處并加以改正。此外， Quartus II 與 MATLAB 和 DSP Builder 結(jié)合，可以進行基于 FPGA 的 DSP 系統(tǒng)開發(fā)和數(shù)字通信模塊的開發(fā)?，F(xiàn)場可編程門陣列 (FPGA)既有門陣列的高邏輯密度和通用性，又有可編程邏輯器件的用 戶可編程特性。 高速。由于相應(yīng)的EDA 軟件功能完善而強 大，仿真方式便捷而實時，開發(fā)過程形象而直觀，兼之硬件因素涉及甚少，因此可以在很短時間內(nèi)完成十分復(fù)雜的系統(tǒng)設(shè)計，這正是產(chǎn)品快速進入市場的最寶貴的特征。但由于閘門信號的起始和結(jié)束時刻對于信號來說是隨機的，這就會產(chǎn)生一個脈沖周期的量化誤差 ， 它直接影響頻率測量的精度。 下面介紹如何計算每秒鐘內(nèi)待測信號脈沖個數(shù)。 測頻 方法 及誤差分析 常用測頻方案 （ 1） 頻率測量法：在一定的時間間隔 T 內(nèi)，對輸入的待測信號脈沖計數(shù)為 N，則信號的頻率為 f=N/T 。其原理如圖 所示。 等精度測頻的實現(xiàn)方法可以用圖 來簡化說明。可以看出，實際閘門時間 t 與預(yù)置閘門時間 t1 并不嚴格相等，但差值不超過被測信號的一個周期 。 本章小結(jié) 本章先具體說明了頻率計的基本工作原理，介紹了頻率測量的原理和誤差的分析，通過對頻率測量法與周期測量法及等精度測量法的優(yōu)缺點對比，對等精度頻率計的實現(xiàn)提供了理論依據(jù)。 數(shù)字頻率計的原理框圖如圖 所示。 Cnt10 為十進制計數(shù)器。除此之外，在本設(shè)計中還加入了按鍵功能：分別用兩個獨立按鍵控制信號源模塊的待測信號頻率的加減，另一個獨立按鍵控制數(shù)碼管顯示頻率 /周期。 圖 fep10 功能仿真 從 fep10 的工作時序仿真圖可以看出：由系統(tǒng)時鐘提供的 50MHz 的輸入信號，經(jīng)過信號源模塊，通過 5 分頻產(chǎn)生 10MHZ 的時鐘信號，達到了設(shè)計所需的預(yù)期效果。 num 增加，依次輸出既定頻率的信號。 在系統(tǒng)設(shè)計中，有各種各樣的消除按鍵抖動的設(shè)計方法，硬件電路和軟件設(shè)計都很成熟。 測頻控制信號模塊 測頻控制產(chǎn)生器 testctl， D 觸發(fā)器如圖 所示。設(shè)置鎖存器的好處是使顯示的數(shù)據(jù)穩(wěn)定，不會由于周期性的清零信號而不斷閃爍。此時，根據(jù)測頻的時序要求，可得出信號 LOAD 和 CLR_CNT 的邏輯描述。但從仿真圖 中可以明顯的看出，鎖存輸出并不是立即進行的，而是經(jīng)歷了一個短暫的延時，這是由于硬件引起的。程序要求只有當(dāng)使能端信號為高電平時計數(shù)器才能正常工作，每個時鐘的上升沿到來時計數(shù)器加 1，因為這里要實現(xiàn)的是10 進制計數(shù)，所以當(dāng)計數(shù)到 10 時計數(shù)器清零，同時產(chǎn)生進位信號，這里的進位信號僅為一個脈沖信號，一旦計數(shù)從 9 變?yōu)?0，脈沖信號立即變?yōu)榈碗娖健?always (posedge clk) begin temp_a = {3239。 //左移一位 if(temp_a[63:32] = tempb) temp_a = temp_a temp_b + 139。 這就需要把 32 位二進制轉(zhuǎn)化為 8421BCD 碼，每 4 位對應(yīng)的十進制的 09。 數(shù)據(jù)選擇器 mux_num的封裝如圖 所示。雖然 8 個 LED 是依次顯示，但是受視覺分辨率的影響，看到的現(xiàn)象是 8 個 LED 同時工作。 下載到開發(fā)板上的實驗結(jié)果如圖 所示。和傳統(tǒng)的頻率計相比，利用FPGA 設(shè)計的頻率計簡化了電路板設(shè)計，提高了系統(tǒng)設(shè)計的實用性和可靠性，實現(xiàn)數(shù)字系統(tǒng)的軟件化，這也是數(shù)字邏輯設(shè)計的趨勢。 致謝 在這里首先要感謝指導(dǎo)老師鄒雪妹老師。 Communications Tutorial Frequency Modulation Introduction: Frequency Modulation (FM) is a form of modulation in which changes in the frequency of the carrier wave correspond directly with changes in the baseband signal. This is considered an analog form of modulation, because the baseband signal is typical