【正文】 if(s[3:0]==9)// 秒的低四位是 9 begin s[3:0]=439。//輸出的分 output time_enable。d1。//計(jì)到 9清零 else distance[7:4]= distance[7:4]+139。 output distance_enable。//輸出的時(shí)鐘取反 end//end begin else count=count+139。//32位的計(jì)數(shù)器 always (posedge clk_50M or negedge reset)//異步復(fù)位 begin if(!reset) begin clk1=39。d1。d0。 分頻模塊： 計(jì)數(shù)器的分頻模塊 ： 計(jì)數(shù)器的分頻模塊 具體框圖： cl k _ 5 0 Mr e se tcl k 0d i v 0 :u 0 此模塊的功能是對總的時(shí)鐘進(jìn)行分頻，分出的頻率是讓計(jì)數(shù)器用的，因?yàn)榭偟臅r(shí)鐘是 50M的。若在行駛狀態(tài)，則計(jì)程器開始 累 加計(jì)數(shù)，當(dāng)路程超過 3公里后，計(jì)費(fèi)器以每公里 1元累加。而計(jì)價(jià)器作為出租車的一個(gè)重要組成部分，關(guān)系著出租車司機(jī)和乘客雙方利益，起著重要的 作用，因而出租車計(jì)價(jià)器的發(fā)展非常迅猛。 實(shí) 習(xí) 報(bào) 告 院 系： 電氣信息工程系 專 業(yè)： 電子科學(xué)與技術(shù) 姓 名： 學(xué) 號： 年 月 日 實(shí)習(xí)報(bào)告評語 等 級： 評閱人： 職 稱： 年 月 日 實(shí)習(xí)報(bào)告 實(shí)習(xí)目的（內(nèi)容）： EDA課程設(shè)計(jì) 基于 FPGA設(shè)計(jì)的出租車計(jì)價(jià)器 實(shí)習(xí)時(shí)間： 自 5 月 7 日 至 5 月 20 日 共 14 天。 2．系統(tǒng) 設(shè)計(jì) ： ： 1) 行程 3公里內(nèi)（包括 3公里），且等待累計(jì)時(shí)間 2分鐘內(nèi)（包括 2分鐘），起步費(fèi)為 ； 2) 3公里外（不包括 3公里）以每公里 ，等待累計(jì)時(shí)間 2分鐘外（不包括 2分鐘）以每分鐘以 。若出租車停止等待狀態(tài)，則計(jì)時(shí)器開始 累 加計(jì)數(shù)，當(dāng)時(shí)間超過 2分鐘后，計(jì)費(fèi)器以每分鐘 1元累加。設(shè)計(jì)該模塊的時(shí)候用了一個(gè) 32位的計(jì)數(shù)器，當(dāng)計(jì)數(shù)器計(jì)到。 count=3239。// 沒計(jì)到 25000000計(jì)數(shù)器加一 end//end always endmodule // 結(jié)束分頻模塊 數(shù)碼管 的分頻模塊： 具體框圖： c l k _ 5 0 Mr e s e tc l k 1d i v 1 :u 1 此模塊的功能是對總的時(shí)鐘進(jìn)行分頻，分出的頻率是讓數(shù)碼管用的，因?yàn)榭偟臅r(shí)鐘是 50M的。d0。d1。// 控制計(jì)費(fèi)的公里信號 reg distance_enable。d1。//輸出 distance_enable信號 end end//end always endmodule//結(jié)束計(jì)程模塊 計(jì)程模塊的仿真結(jié)果： 從波形圖可以看出在時(shí)鐘的控制下，當(dāng) reset 為高電平且 start 為高電平的時(shí)候 distance 開始計(jì)數(shù)，當(dāng)計(jì)到大于三的時(shí)候輸出了 distancedistance_enable為高電平。//輸出的控制計(jì)費(fèi)的信號 reg [7:0] s。d0。d1。d2)amp。 兩分鐘之外（不包括兩分鐘）的仿真結(jié)果如下所示： 從波形圖可以看出在 clk的控制下當(dāng) start為低電平 reset為高電平的時(shí)候時(shí)間計(jì)數(shù)，當(dāng)時(shí)間大于二分鐘的時(shí)候， time_enable為輸出高電平。 （ 2）時(shí)間計(jì)費(fèi)的仿真結(jié)果如下所示： 從波形圖可以看出當(dāng) start為低電平的 時(shí)候輸出的信號是 time_enable。//起步為六元 end else if(select_clk==1’ d1) begin if(money [3:0]==439。// 費(fèi)用的高四位沒有計(jì)到 9加 1 end else money [3:0]= money [3:0]+139。//輸入的秒 input[7:0] m。 reg [3:0] disp_dat。//公里的高四位用第一個(gè)數(shù)碼管顯示。d3: disp_dat=m[3:0]。d6: disp_dat=fee[7:4]。d0:r_dig=839。 // 選擇第三個(gè)數(shù)碼管 439。b11111011。b11111111。h2: r_seg=839。// 顯示 4 439。hf8。hbf。//秒 wire [7:0] m。 //調(diào)用計(jì)數(shù)分頻模塊 div1 u1(.clk_50M(clk_50M),.clk1(clk1),.reset(reset))。 照片 2： 3公里內(nèi)（包含 3公里）費(fèi)用一直都是 6元 。 ： 本文介紹了一種全新的出租車計(jì)價(jià)器計(jì)費(fèi)系統(tǒng)的 FPGA設(shè)計(jì)方法。首先我們做的出租車計(jì) 價(jià) 器能按照預(yù)期效果進(jìn)行模擬汽車啟動(dòng)、停止、暫停等功能，并設(shè)計(jì)動(dòng)態(tài)掃描電路顯示車費(fèi)數(shù)目，由動(dòng)態(tài)掃描電路來完成。在此不再一一綴訴。另外，如果再任意輸入該出租車計(jì)價(jià)器的 計(jì)費(fèi)標(biāo)準(zhǔn)，那么，它的適用范圍可能就更廣泛了。 照片 3： 超過 3公里，每公里加 1元 。 //調(diào)用計(jì)程模塊 control u3(.start(start),.distance_enable(distance_enable), .time_enable(time_enable),.select_clk(select_clk))。//費(fèi)用 wire clk0。頂層就是將各分模塊用Verilog HDL語言或者是圖形方法連接起來，便可實(shí)現(xiàn)系統(tǒng)電路。h8: r_seg=839。h92。// 顯示 2 439。h0: r_seg=839。d6:r_dig=839。b11101111。 // 選擇第一個(gè)數(shù)碼管 439。 439。d4: disp_dat=s[7:4]。d1: disp_dat=distance[3:0]。 assign dig=r_dig。 output[7:0] dig。// 費(fèi)用的低四位沒有計(jì)到 9加 1 end//end begin end//end always endmodule //結(jié)束計(jì)費(fèi)模塊 計(jì)費(fèi)模塊的仿真結(jié)果： 數(shù)碼管顯示模塊： 數(shù)碼管顯示模塊的框圖： cl k 1d i st a n ce [ 7 . . 0 ]s[ 7 . . 0 ]m [ 7 . . 0 ]m o n e y [ 7 . . 0 ]d i g [ 7 . . 0 ]se g [ 7 .