【正文】 L e s s T h a n 04 39。 WHEN OTHERS = NULL。 HIGH =39。1542。 CODE=0010。039。 基于 FPGA 音樂硬件演奏電路設(shè)計 10 WHEN 0110 = Tone=10100001010 。 HIGH =39。 773。 ARCHITECTURE one OF ToneTaba IS BEGIN Search : PROCESS(Index) BEGIN CASE Index IS 譯碼電路，查表方式，控制音調(diào)的預(yù)置數(shù) 13 組頻率 WHEN 0000 = Tone=11111111111 。 模塊的功能是輸出各個音符所對應(yīng)的分頻預(yù)置數(shù)，即當 index 是 “0000”， tone 輸出為2047，即休止符的分頻預(yù)置數(shù)；當 index 是 “0101”時， tone 輸出為 1197 即低音 5 的分頻預(yù)置數(shù)；當 index 是 “1111”時， tone 輸出為 1728 即高音 1 的分頻預(yù)置數(shù)等 等其它狀態(tài)時，tone 分別輸出相應(yīng)音符的分頻預(yù)置數(shù)。例如，地址發(fā)生器在以下的 VHDL 邏輯描述中， “梁祝 ”樂曲的第一個音符為 “3”，此音在邏輯中停留了 4個時鐘節(jié)拍，即 1 秒時間。Counter =Counter+1。Counter =Counter+1。 END COMPONENT。 ENTITY NoteTabs IS PORT ( clk : IN STD_LOGIC。 END。 Tone : IN STD_LOGIC_VECTOR (10 DOWNTO 0)。 ToneIndex : OUT STD_LOGIC_VECTOR (3 DOWNTO 0) )。音樂選擇鍵 RST : IN STD_LOGIC。 （ 5） 音樂 硬件 演奏電路 總體設(shè)計流程 當一個 4Hz 的時鐘脈沖來到時，樂譜發(fā)生器模塊輸出一個音符數(shù)據(jù)給分頻系數(shù)模塊，分頻系數(shù)模塊輸出此音符相應(yīng)的分頻系數(shù)，將分頻系數(shù)送給數(shù)控分頻器模塊，當 12MHz的時鐘脈沖來到時，數(shù)控分頻器就根據(jù)分頻系數(shù)輸出相應(yīng)的頻率 (即此音符所對應(yīng)的發(fā)生頻率 )給揚聲器，揚聲器就可發(fā)出對應(yīng)音符 的聲音來 .連續(xù)的 4Hz 的時鐘脈沖就將樂譜發(fā)生器里所存儲的音符數(shù)據(jù)一個接一個的送給了分頻系數(shù)模塊，再經(jīng)過數(shù)控分頻模塊 ,最后揚聲器一個接一個的發(fā)出音符數(shù)據(jù)所對應(yīng)的聲音來 。對基準頻率分頻后的輸出信號是一些脈寬極窄 的尖脈沖信號（占空比 =1/分頻系數(shù)）。而要準確地演奏出一首樂曲，僅僅讓揚聲器能夠發(fā)生是不夠的，還必須準確地控制樂曲的節(jié)奏，即樂曲中每個音符的發(fā)生頻率及其持續(xù)時間是樂曲能夠連續(xù)演奏的兩個關(guān)鍵因素。 （ 1）順序播放樂曲 功能 ：當電路開始工作時，如果 存儲器中有多首樂曲，那么 演奏電路 將從頭到尾順序播放這些樂曲。這不但反應(yīng)了我國當前在電子電路的實驗教學(xué)體系、內(nèi)容和方法上的改革思路和教學(xué)水平的提高，更重要的是在加強以傳統(tǒng)電子設(shè)計方法為基礎(chǔ)的工程設(shè)計訓(xùn)練的同時，使學(xué)生能夠盡快掌握現(xiàn)代電子設(shè)計自動化技術(shù)的新方法、新工具和新手段系統(tǒng)的、科學(xué)的培養(yǎng)了學(xué)生的實際動手能力、理論聯(lián)系實際的能力、工程設(shè)計能力，創(chuàng)新能力，提高了學(xué)生對基礎(chǔ)實驗的興趣。 16 NoteTabs 音樂節(jié)拍和音調(diào)發(fā)生器模塊的仿真 12 定制音符數(shù)據(jù)的 ROM 文件 1 設(shè)計要求 5 3 單元模塊程序設(shè)計 7 音樂譜對應(yīng)分頻 預(yù)置數(shù)查表電路模塊 19 5 心得體會 關(guān)鍵詞 ： FPGA/CPLD， 音樂硬件演奏電路 ， VHDL 語言設(shè)計 ， QUARTUS II 基于 FPGA 音樂硬件演奏電路設(shè)計 1 1 系統(tǒng)設(shè)計總述 設(shè)計要求 這是一種運用純硬件實現(xiàn)樂曲播放的電路，比運用微處理器實現(xiàn)樂曲播放 更加復(fù)雜。 系統(tǒng)組成 （ 1） 音樂 硬件 演奏電路 基本 原理 硬件電路的發(fā)聲原理 ， 聲音的頻譜范圍約在幾十到幾千赫茲，若能 利用程序來控制FPGA 芯片 某個引腳輸出一定頻率的矩形波，接上揚聲器就能發(fā)出相應(yīng)頻率的聲音。實際上應(yīng)該綜合考慮這兩個方面的因素，在盡量減少誤差的前提下，選取合適的基準頻率。 計數(shù)時鐘信號作為輸出音符快慢的控制信號，時鐘快時輸出節(jié)拍速度就快，演奏的速度也就快，時鐘慢時輸出節(jié)拍的速度就慢，演奏的速度自然降低。 ENTITY Songer IS PORT ( CLK12MHZ : IN STD_LOGIC。 ARCHITECTURE one OF Songer IS COMPONENT NoteTabs元件 U1 例換化 PORT ( clk : IN STD_LOGIC。 Tone : OUT STD_LOGIC_VECTOR (10 DOWNTO 0) )。 BEGIN u1 : NoteTabs PORT MAP (clk=CLK8HZ,RST=RST,SEL=SEL, ToneIndex=ToneIndex)。 h 0 1 cl kSELR S TT o n e I n d e x [ 3 . . 0 ]co m b ~ [ 7 . . 0 ]co m b ~ [ 1 5 . . 8 ]C o u n t e r[ 7 . . 0 ] 圖 音樂節(jié)拍和音調(diào)發(fā)生器模塊 RTL電路圖 (2) 音樂節(jié)拍和音調(diào)發(fā)生器模塊 VHDL 程序設(shè)計 LIBRARY IEEE。 ARCHITECTURE one OF NoteTabs IS COMPONENT music 音符數(shù)據(jù) ROM1 PORT( address : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。) and (Counter=256 or rst=39。) and (sel=39。 (2) 地址發(fā)生器模塊 地址發(fā)生器模塊設(shè)置了一個 8位二進制計數(shù)器 (計數(shù)最大值為 256)，作為音符數(shù)據(jù) ROM的地址發(fā)生器。 在這個模塊的 VHDL 邏輯描述中設(shè)置了四四拍樂曲中全部音符所對應(yīng)的分頻預(yù)置數(shù)，共 13 個，每一音符的停留時間由音樂節(jié)拍和地址發(fā)生器 模塊的時鐘（ Clk）的輸入頻率決定，在此為 4Hz。 HIGH : OUT STD_LOGIC。 CODE=0001。 912。 HIGH =39。 WHEN 0111 = Tone=10101011100 。139。 CODE=0011。1622。 HIGH =39。 h 0 1 2 39。它計滿時所需要的計數(shù)初值可由下式來表示。 音符的頻率由數(shù)控分頻模塊 VHDL 程序如下： LIBRARY IEEE。 BEGIN DivideCLK : PROCESS(clk) VARIABLE Count4 : STD_LOGIC_VECTOR (3 DOWNTO 0) 。139。 THEN IF Count11 = 167FF THEN Count11 := Tone 。 END PROCESS。 THEN SpkS = 39。 樂曲演奏音符數(shù)據(jù)文件（梁祝、月亮代表我的心） WIDTH = 4 。文件中的關(guān)鍵詞 WIDTH 設(shè)置 ROM 的數(shù)據(jù)寬度； DEPTH 設(shè)置ROM 數(shù)據(jù)的深度，即 4 位數(shù)據(jù)的數(shù)量，文件中設(shè)置的 256 等效于 8 位地址線寬度；ADDRESSRADIX=DEC和 DATARADIX=DEC表示設(shè)置地址和數(shù)據(jù)的表達式格式都是十進制；地址 /數(shù)據(jù)表以 CONTENT BEGIN 開始，以 END 結(jié)束；其中的地址 /數(shù)據(jù)表達方式是冒號左邊寫 ROM 地址值，冒號右邊寫對應(yīng)此地址放置的十進制數(shù)據(jù)，如 46： 9，表示46 為地址， 9 為該地址中的數(shù)據(jù)。 USE 。 lpm_address_control : STRING。 lpm_rom_ponent : lpm_rom GENERIC MAP ( LPM_WIDTH = 4, LPM_WIDTHAD = 8, LPM_ADDRESS_CONTROL = REGISTERED, LPM_OUTDATA = UNREGISTERED, LPM_FILE = G:/MUSIC/SINGER/) PORT MAP ( address = address, inclock = inclock, 基于 FPGA 音樂硬件演奏電路設(shè)計 15 q = sub_wire0)。 在 clk 端輸入一具有 較高頻率的信號（這里是 12MHz）的信號，通過分頻后由 cout 輸出。 基于 FPGA 音樂硬件演奏電路設(shè)計 19 擴大此音樂硬件演奏電路的通用性 前面所設(shè)計的電路只能演奏 “梁祝 ”曲子，但是在實際應(yīng)用中 ,若能將電路實用于各種曲子的演奏，它的實用性和應(yīng)用范圍就會擴大許多。5 位預(yù)制數(shù)查表碼 code : out std_logic_vector(4 downto 0)。2047,休止符 When 00001=tone=01100000101。912,低音 2 When 00011=tone=10000001100。1077,低音 4 When 00101=tone=10010101101。1290,低音 6 When 00111=tone=10101011100。1410,中音 1 When 01001=tone=10111001000。1542,中音 3 基于 FPGA 音樂硬件演奏電路設(shè)計 20 When 01011=tone=11000101000。1622,中音 5 When 01101=tone=11010000100。1717,中音 7 When 01111=tone=11011000000。1770,高音 2 When 10001=tone=11100000111。1814,高音 4 When 10011=tone=11100101111。1862,高音 6 When 10101=tone=11101011010。 基于 FPGA 音樂硬件演奏電路設(shè)計 21 5 心得體會 課程設(shè)計是針對某一理論課程的要求，對學(xué)生進行綜合性實踐訓(xùn)練的實踐教學(xué)環(huán)節(jié)，可以 提高 學(xué)生運用課程中所學(xué)的理論知識與 實踐 緊密結(jié)合，獨立地解決 實際問題的能力 。 speaks :out std_logic)。139。 end process。 then clkout=39。 基于 FPGA 音樂硬件演奏電路設(shè)計 24 程序 2： 音符數(shù)據(jù) 文件 MusicData Width=4。 04:5。 12:7。 20:2。 28:9。 36:6。 44:10。 52:6。 60:2。 68:2。 76:5。 84:5。 92:5。 100:6。 108:5。 116:6。 124:6。 132:2。 140:5。 148:3。 156:7。 164:3。 172:5。 180:6。 188:4。 196:2。 203:9。 211:10。 219:10。 227:6。 235:9。 243:6。 251:6。 259:2。 266:10。 基于 FPGA 音樂硬件演奏電路設(shè)計 31 274:7。 282:6。 290:2。叫我思念到如今。 305:10。 313:7。 321:5。 329:6。 337:3。 345:7。 353:3。 361:4。 369:2。 377:7。 385:2。 393:7。 401:6。 409:7。 417:3。 425:5。 433:2。 441:5。 449:3。 457:6。 465:3。 473:5。 481:6。 489:4。 497:2。 504:9。 512:10。 520:10。 528:6。 536:10。 54。 538:9。 530:6。 522:9。 514:9。 506:10。 499: