【正文】 節(jié)：把輸出的聲音經(jīng)過一個(gè)集成運(yùn)算放大電路，通過可調(diào)電阻對(duì)音量進(jìn)行調(diào)節(jié)。定義一個(gè)轉(zhuǎn)換規(guī)則，將音樂音符轉(zhuǎn)換為代碼預(yù)置在程序里。 將輸出連接到揚(yáng)聲器，播放音樂。樂曲是由一個(gè)又一個(gè)的音符組成的，利用時(shí)鐘信號(hào)使音符一個(gè)接著一個(gè)輸出，就完成了一首樂曲的播放。 查閱資料得到音符與發(fā)音頻率之間的對(duì)應(yīng)關(guān)系如表31所示。綜合考慮分頻系數(shù)的準(zhǔn)確性和大小，查閱相關(guān)資料可知，基準(zhǔn)頻率為750 khz是比較合適的。其他的節(jié)拍數(shù)位1/4拍得整數(shù)倍。從本質(zhì)上來看，集成運(yùn)放是一種高性能的多級(jí)直接耦合放大電路。該電路的缺點(diǎn)是易受干擾和精度低，所以使用的時(shí)候輸出波形容易失真。該模塊內(nèi)存放了樂曲中的音符數(shù)據(jù)，通過一個(gè)4 hz時(shí)鐘頻率將音符數(shù)據(jù)一個(gè)一個(gè)地輸出到下一個(gè)模塊，即樂譜碼查表模塊。 音量調(diào)節(jié)模塊：這完全是一個(gè)外接模塊，由集成運(yùn)放和一些電阻電容組成。 圖32 系統(tǒng)整體原理框圖一、二、四、詳細(xì)的程序?qū)崿F(xiàn)和仿真分析 時(shí)鐘分頻模塊對(duì)開發(fā)板的內(nèi)部時(shí)鐘進(jìn)行分頻，經(jīng)過分頻后得到4 hz和750 khz的時(shí)鐘頻率，再分別送到樂譜發(fā)生模塊和數(shù)控分頻模塊。DPS可以對(duì)所有的輸出時(shí)鐘信號(hào)做相移。 圖41 時(shí)鐘分頻模塊仿真輸出的750 khz時(shí)鐘頻率 圖42 時(shí)鐘分頻模塊仿真輸出的4hz時(shí)鐘頻率 該模塊從樂譜碼發(fā)生模塊得到當(dāng)前音符所對(duì)應(yīng)的樂譜碼，然后對(duì)樂譜碼根據(jù)表23進(jìn)行查表，找到相應(yīng)的分頻預(yù)置數(shù)，并送到下一個(gè)模塊，即數(shù)控分頻模塊。變?yōu)?后又繼續(xù)不停的在時(shí)鐘的上升沿加1，達(dá)到了循環(huán)播放樂曲的目的。簡(jiǎn)譜代碼和高/低音直接送到LED等輸出顯示，分頻預(yù)置數(shù)則送到數(shù)控分頻模塊進(jìn)行分頻。039。139。還有一個(gè)輸入是從樂譜碼查表模塊出來的分頻預(yù)置數(shù)。 then—時(shí)鐘上升沿觸發(fā) if Count1=2047 then Count1:=Tone。 音量放大模塊主要按照?qǐng)D31所示的原理電路圖連接電路，把從FPGA的某引腳輸出的聲音信號(hào)接到輸入端，輸出端接到揚(yáng)聲器，通過調(diào)節(jié)滑動(dòng)變阻器的滑動(dòng)按鈕，就可以調(diào)節(jié)音量。從仿真波形我們可以觀察到，code1和high1輸出為二進(jìn)制碼，spkout輸出為一定頻率的尖脈沖信號(hào)。一、二、六、個(gè)人感想?yún)⒖嘉墨I(xiàn)【1】xilinx FPGA設(shè)計(jì)基礎(chǔ)（VHDL版），李云松 宋銳 雷杰 杜建超 編著，西安電子科技大學(xué)出版社【2】電子線路設(shè)計(jì)?實(shí)驗(yàn)?測(cè)試（第四版），羅杰 謝自美 主編， 13 。本次課程設(shè)計(jì)的主題是基于FPGA的MP3播放器的，我完成了預(yù)置樂曲的播放電路的設(shè)計(jì)和實(shí)現(xiàn)，實(shí)現(xiàn)了一個(gè)樂曲播放器，整個(gè)的設(shè)計(jì)經(jīng)過了需求分析，整體功能分析、功能模塊化分析、整體與模塊的仿真分析和硬件電路的調(diào)試這樣幾個(gè)步驟，最后再硬件上實(shí)現(xiàn)了循環(huán)播放樂曲和LED燈顯示樂曲樂譜、播放開關(guān)控制暫停和可調(diào)電阻控制音量的功能。若子模塊的輸入輸出直接對(duì)應(yīng)到整體模塊的輸入輸出，這些端口可以直接連接到頂層模塊的輸入輸出端口，若子模塊的某些輸入輸出對(duì)應(yīng)的是其他子模塊的輸入輸出，而非整體模塊的輸入輸出，這時(shí)候需要在頂層模塊中定義一些信號(hào)量，通過信號(hào)量把各個(gè)子模塊中相應(yīng)的輸入輸出連接起來。139。Counter值從tone（分頻預(yù)置數(shù)）開始計(jì)數(shù)，當(dāng)counter值不等于2047（分頻數(shù)的最大值）時(shí)，輸出spks為低電平‘0’，當(dāng)counter值等于2047時(shí)，輸出spks為高電平‘1’，然后counter重新從tone開始計(jì)數(shù)。 CODE=7。 CODE=2。 CODE=0。counter達(dá)到最大值后又立即變?yōu)? elsif (clk39。在該模塊中，定義了一個(gè)counter信號(hào)量作為樂譜碼計(jì)數(shù)器。再經(jīng)過計(jì)算后對(duì)12 mhz分別進(jìn)行16倍分頻和3,000,000倍分頻，得到750 khz和4hz的時(shí)鐘頻率，以供其他模塊使用。因此，不能直接對(duì)50 mhz進(jìn)行分頻得到750 khz，我們先得到12 mhz，再對(duì)12 mhz進(jìn)行分頻。他的輸入為音符所對(duì)應(yīng)的頻率脈沖，輸出的不同音量的聲音。 樂譜碼查表模塊：該模塊從樂譜碼發(fā)生模塊得到當(dāng)前音符所對(duì)應(yīng)的樂譜碼，然后對(duì)樂譜碼根據(jù)表23進(jìn)行查表，找到相應(yīng)的分頻預(yù)置數(shù)，并送到下一個(gè)模塊，即數(shù)控分頻模塊。將從FPGA輸出的聲音信號(hào)接到Vin，在從Vout輸出，Vout=AVVin，通過調(diào)節(jié)滑動(dòng)變阻器，改變AV，就達(dá)到了調(diào)節(jié)音量的目的。組成主要包括差分輸入級(jí)、中間放大級(jí)、偏置電路和輸出級(jí)四個(gè)部分。這樣，音符的發(fā)音持續(xù)時(shí)間久得到了控制。由于得到的750 khz的頻率信號(hào)是脈寬極窄的尖脈沖信號(hào)，為了提高揚(yáng)聲器有足夠的功率發(fā)音，我們對(duì)尖脈沖信號(hào)再進(jìn)行二分頻，得到對(duì)稱方波后再輸出。只要找到一個(gè)合適的基準(zhǔn)頻率，計(jì)算得出每個(gè)音符的分頻數(shù)，就可以對(duì)基準(zhǔn)頻率進(jìn)行分頻，得到不同的音符頻率。 從FPGA引腳輸出的不同頻率的信號(hào)具有一定的峰值，改變這些峰值的大小可以控制音量的大小。三、系統(tǒng)設(shè)計(jì) 如果單純以純硬件的電路來實(shí)現(xiàn)樂曲演奏電路會(huì)復(fù)雜很多，比較難以實(shí)現(xiàn)。 對(duì)預(yù)置的曲譜碼在樂譜查表碼里進(jìn)行查找，找出相應(yīng)音符對(duì)應(yīng)頻率的分頻預(yù)置數(shù)。再把播放功能模塊的輸出經(jīng)過一個(gè)集成運(yùn)算放大電路實(shí)現(xiàn)音量調(diào)節(jié)功能。 預(yù)置音樂的播放：把音樂的曲譜寫在程序里面，通過對(duì)不同音符的發(fā)音頻率進(jìn)行分析，把不同的音符以不同頻率的脈沖形式輸出，接到揚(yáng)聲器發(fā)出聲音。這款產(chǎn)品成本低廉，總體性能指標(biāo)不是很優(yōu)秀，適合低成本應(yīng)用場(chǎng)合，是Xilinx未來幾年在低端FPGA市場(chǎng)上的主要產(chǎn)品。 Xilinx(賽靈思)公司是全球領(lǐng)先的可編程邏輯完整解決方案的供應(yīng)商。由于VHDL已經(jīng)成為IEEE標(biāo)準(zhǔn)所規(guī)范的硬件描述語(yǔ)言，目前大多數(shù)EDA工具幾乎都支持VHD