【正文】 提供有效而安全的解決方案。(1) IRQ：中斷請求 (2)BIOS：BIOS 是英文Basic Input Output System的縮略語，直譯過來后中 文名稱就是基本輸入輸出系統(tǒng)。 集成運放的開環(huán)電壓增益和輸入阻抗均很高，輸出電阻小，構(gòu)成有源濾波電路后還具有一定的電壓放大和緩沖作用。FPGA 是基于查找表結(jié)構(gòu)的，而 CPLD 是基于乘積 項結(jié)構(gòu)的。(5) 什么是同步邏輯和異步邏輯？同步電路與異步電路有何區(qū)別？答：同步邏輯是時鐘之間有固定的因果關(guān)系。保持時間(Hold Time)是指觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)保持穩(wěn)定不變的時間。建立時間(Setup Time)是指觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)能夠保持穩(wěn) 定不變的時間。解決方法：一是添加布爾式的消 去項，二是在芯片外部加電容。如果不考慮速度 和性能，一般 TTL 與 CMOS 器件可以互換。在放大電路中，由于晶體管結(jié)電容的存在常常會使放大電路頻率響應(yīng)的高頻段不理想，為了解決這一問題，常用的方法就是在電路中引入負反饋。這一點與異步 SRAM 不同，異步 SRAM 的訪問獨立于時 鐘，數(shù)據(jù)輸入和輸出都由地址的變化控制。 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。然后 再檢查晶振是否起振了，一般用示波器來看晶振引腳的波形，注意應(yīng)該使用示波 器探頭的“X10”檔。遇到系統(tǒng)不穩(wěn)定時，就可以并上 電容試試(越靠近芯片越好)。進行相位補償可以消除高頻自激。共集放大電路只能放大電流不能放大電壓，是三種接法中輸入電阻最大、輸 出電阻最小的電路，并具有電壓跟隨的特點。電容C起相位補償作用。在 N 管柵極加VDD，在漏極加VDD，那么源級的輸出電壓范圍為0到VDDVth，因為 N 管的導(dǎo)通條件是 VgsVth，當(dāng)輸出到達 VDDVth 時管子已經(jīng)關(guān)斷了。基本的偏置電流產(chǎn)生電路包括鏡像電流源、比例電流源和微電流源三種。2為什么一個標準的倒相器中 P 管的寬長比要比 N 管的寬長比大？ 和載流子有關(guān)，P 管是空穴導(dǎo)電，N 管電子導(dǎo)電，電子的遷移率大于空穴，同樣的電場下，N 管的電流大于 P 管，因此要增大 P 管的寬長比，使之對稱， 這樣才能使得兩者上升時間下降時間相等、高低電平的噪聲容限一樣、充電和放電是時間相等2鎖相環(huán)有哪幾部分組成?鎖相環(huán)路是一種反饋控制電路，簡稱鎖相環(huán)（PLL）鎖相環(huán)的特點是：利用外部輸入的參考信號控制環(huán)路內(nèi)部振蕩信號的頻率和相位。當(dāng) 一個觸發(fā)器進入亞穩(wěn)態(tài)時，既無法預(yù)測該單元的輸出電平，也無法預(yù)測何時輸出才能穩(wěn)定在某個正確的電平上。硬件語言輸入工具有 SUMMIT，VISUALHDL，MENTOR 和RENIOR 等；圖形輸入工具有: Composer(cadence)，Viewlogic (viewdraw)等；數(shù)字電路仿真工具有：Verolog：CADENCE、VeroligXL、SYNOPSYS、VCS、MENTOR、ModlesimVHDL：CADENCE、NCvhdl、SYNOPSYS、VSS、MENTOR、Modlesim 模擬電路仿真工具： HSpice Pspice，3是否接觸過自動布局布線,請說出一兩種工具軟件，自動布局布線需要哪些基本元素Protel99se ORcad Allegro Pads2007 powerpcb 焊盤 阻焊層 絲印層 互聯(lián)線 注意模擬和數(shù)字分區(qū)域放置 敏感元件應(yīng)盡量避免噪聲干擾 信號完整性 電源去耦3描述你對集成電路工藝的認識集成電路是采用半導(dǎo)體制作工藝，在一塊較小的單晶硅片上制作上許多晶體管及電阻器、電容器等元器件，并按照多層布線或遂道布線的方法將元器件組合成完整的電子電路。這就是MOS管的寄生三極管效應(yīng)。由于每次最多只能投入一 枚硬幣，因此除了 ABC=000、ABC=00 ABC=010 和 ABC=100 四種狀態(tài)為 合法狀態(tài)，其它四種狀態(tài)為非法狀態(tài)。在數(shù)字 系統(tǒng)的邏輯設(shè)計中，若采用 NPN 晶體管和 NMOS 管，電源電壓是正值，一般采 用正邏輯。這樣所構(gòu)成的能一次傳送或存儲多位數(shù)據(jù)的電路就稱為“鎖存器”。其原理就是當(dāng)不同頻率的信號通過該電路時，具有不同的幅度衰減，通帶內(nèi)的信號衰減很小，而阻帶內(nèi)的信號衰減很 大。5IIR，F(xiàn)IR 濾波器的異同IIR 是無限長沖激響應(yīng)濾波器，F(xiàn)IR 是有限長沖激響應(yīng)濾波器。FIR 濾波器則一般沒有 現(xiàn)成的設(shè)計公式，一般 FIR 濾波器設(shè)計僅有計算機程序可資利用，因而要借助于 計算機。由于在排序過程中總是小數(shù)往前放，大數(shù)往后放，相當(dāng)于氣泡往上升，所以稱 作冒泡排序。(3) 設(shè)備管理：設(shè)備管理的主要任務(wù)是管理各類外圍設(shè)備，完成用戶提出的 I/O 請求，加快 I/O 信息的傳送速度，發(fā)揮 I/O 設(shè)備的并行性，提高 I/O 設(shè)備的 利用率，以及提供每種設(shè)備的設(shè)備驅(qū)動程序和中斷處理程序，為用戶隱蔽硬件細 節(jié)，提供方便簡單的設(shè)備使用方法。5時鐘周期為 T，觸發(fā)器 D1 的建立時間最大為 T1max，最小為 T1min。關(guān)于保持時間的理解就是，在觸發(fā)器 D2 的輸入信號還處在保持時間的時候，如果觸發(fā)器 D1 的輸出已經(jīng)通過組合邏輯到達 D2 的輸入端的話，將會破壞 D2本來應(yīng)該保持的數(shù)據(jù)5給出某個一般時序電路的圖，有 Tsetup、Tdelay、Tckq，還有 clock 的 delay， 寫出決定最大時鐘的因素，同時給出表達式T+TclkdealyTsetup+Tco+Tdelay； TholdTclkdelay+Tco+Tdelay；60、說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點?；谝陨戏治?，下圖給出用與非門實現(xiàn)的電路： 6用邏輯門畫出 D 觸發(fā)器6簡述 latch 和 filpflop 的異同本題即問鎖存器與觸發(fā)器的異同。6How many flipflop circuits are needed to divide by 16 (Intel) 6用 filpflop 和 logicgate 設(shè)計一個 1 位加法器，輸入 carryin 和 currentstage， 輸出 carryout 和 nextstage.考設(shè)計具有輸入輸出緩沖功能的加法器，這樣理解的話，題目做起來很簡單，只要將輸入和輸出各加一個觸發(fā)器 作為數(shù)據(jù)鎖存器即可，也就是需要 4 個觸發(fā)器。嵌入式 DSP 處理器(Embedded Digital Signal Processor, EDSP)對系統(tǒng)結(jié)構(gòu)和 指令進行了特殊設(shè)計，使其適合于執(zhí)行 DSP 算法，編譯效率較高，指令執(zhí)行速 度也較高。下面簡單介紹下 74LS161，下圖為 74LS161 的原理圖：管腳說明： A、B、C、D：數(shù)據(jù)輸入端 QA、QB、QC、QD：數(shù)據(jù)輸出端 RCO：進位輸出端 CLRN：異步清零端，低電平有效 LDN：同步并行置入控制端，低電平有效 ENT、ENP：計數(shù)控制端，高電平有效。7Please draw schematic of a mon SRAM cell with 6 transistors，point out which nodes can store data and which node is word line control7有一個 LDO 芯片將用于對手機供電，需要你對它進行評估，你將如何設(shè)計你的測試項目LDO 為低壓差線性穩(wěn)壓器，這里將其用于對手機供電。并畫出一個晶體管級的運放電路7用運算放大器組成一個10倍的放大器80、給出一個簡單電路，讓你分析輸出電壓的特性（就是個積分電路），并求輸出端某點的rise/fall時間8你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎常用邏輯電平：12V，5V，；TTL和CMOS不可以直接互連，而CMOS則是有在12V的有在5V的。8用邏輯們和cmos電路實現(xiàn)ab+cd90、畫出CMOS電路的晶體管級電路圖，實現(xiàn)Y=A*B+C(D+E)9畫出DFF的結(jié)構(gòu)圖,用verilog實現(xiàn)之9畫出一種CMOS的D鎖存器的電路圖和版圖9什么是NMOS、PMOS、CMOS？什么是增強型、耗盡型？什么是PNP、NPN？他們有什么差別？9硅柵COMS工藝中N阱中做的是P管還是N管，N阱的阱電位的連接有什么要求？9畫出CMOS晶體管的CROSSOVER圖，給出所有可能的傳輸特性和轉(zhuǎn)移特（Infineon筆試試題）9寫出N阱CMOS的process流程,并畫出剖面圖9畫pbulk 的nmos截面圖9寄生效應(yīng)在ic設(shè)計中怎樣加以克服和利用9unix 命令 。TTL接CMOS需要在輸出端口加一上拉電阻接到5V或者12V。由于手機 是電池供電，因此測試該 LDO 芯片是最好選用鋰電池給芯片供電。如果想設(shè)計 15 進制，只要在 QD QC QB QA=1110 時將 CLRN 置低即可。嵌入式 DSP 處理器有兩個發(fā)展來源，一是 DSP 處理器經(jīng)過單片化、EMC 改造、增加片上外設(shè)成為嵌入式 DSP 處理器，TI 的 TMS320C2000 /C5000 等屬 于此范疇；二是在通用單片機或 SOC 中增加 DSP 協(xié)處理器，例如 Intel 的 MCS296 和 Infineon(Siemens)的 TriCore。70、實現(xiàn) N 位 Johnson Counter，N=5