基于fpga的1553b航空總線協(xié)議接口芯片設(shè)計(jì)(存儲(chǔ)版)
【正文】 TD1553B 總線介紹入門教程素材 * [5] *航空電子系統(tǒng)設(shè)計(jì)中 FPGA 技術(shù)的應(yīng)用 20xx0318 12:00:09 作者： 來源：電子技術(shù)應(yīng)用 * [6]zhangxiangrong 1553 B bus principle and its application. Modern electronics engineering. 20xx (4) : 1 a 3 [7] WangJianWei degree thesis on FPGA 1553 B bus interface design [8] Shaanxi zhenghonghangke electronic Co., LTD milstd1553 B bus is introduced howto tutorials material ?？梢詫?shí)現(xiàn)數(shù)據(jù)的正確的接收與發(fā)送，并同時(shí)進(jìn)行監(jiān)視。 圖 曼徹斯特編碼器仿真圖 clk 為時(shí)鐘脈沖， csw 由編碼控制模塊控制。 曼徹斯特解碼器的仿真 曼徹斯特解碼器的仿真實(shí)驗(yàn)結(jié)果如圖 所示。當(dāng)分析完畢后將分析的結(jié)果中參加編碼的部分發(fā)送給編碼器，進(jìn)行編碼。 end if。en=39。 odd=39。039。 then S:=01。在數(shù)據(jù)尾端加入奇偶效驗(yàn)位，以并行數(shù)據(jù)發(fā)送至數(shù)據(jù)并串轉(zhuǎn)換轉(zhuǎn)換器，后進(jìn)行并串轉(zhuǎn)換。 解碼函數(shù) odd =d_outn(0) xor d_outn(1) xor d_outn(2)xor d_outn(3)xor d_outn(4)xor d_outn(5)xor d_outn(6)xor d_outn(7)xor d_outn(8)xor d_outn(9)xor d_outn(10)xor d_outn(11)xor d_outn(12)xor d_outn(13)xor d_outn(14)xor d_outn(15) xor d_outn(16)。 return S。 曼徹斯特解碼器模塊的 VHDL 實(shí)現(xiàn) 核心程序段如下： architecture behave of test5 is function decode_n( I: std_logic_vector (1 downto 0) ) return std_logic is variable S: std_logic。由于同步字是由“ 000111”或“ 111000”等，為無效曼徹斯特碼故可用狀態(tài)機(jī)判斷輸入序列的同步字起始位置，同步字后的為輸入的有效數(shù)據(jù)序列段，探測到有效的同步字頭后，開始采集和解碼并儲(chǔ)存，同時(shí)進(jìn)行數(shù)據(jù)的計(jì)數(shù)，在數(shù)據(jù)的尾部進(jìn)行奇偶效驗(yàn)位的判定 ，決定此序列是否需要重發(fā)。在此之后，由編碼器進(jìn)行編碼輸出通信。 2）正確完成曼徹斯特碼的解碼，以完成信息數(shù)據(jù)的通訊與反饋。 [6] FPGA 通常以邏輯單元或門來度量。相反的，如若添加組件，必然增加故障發(fā)生概率。 關(guān)鍵詞 ： 1553B 航空總線 接口芯片 FPGA VHDL 曼徹斯特編碼 曼徹斯特解碼 2 目 錄 1 引言 ....................................................................................................................... 1 2 基于 1553b 總線協(xié)議的系統(tǒng)概述 ...................................................................... 2 1553b 總線協(xié)議概述 ................................................................................ 2 系統(tǒng)功能分析及頂層規(guī)劃描述 ................................................................ 3 3 系統(tǒng)各模塊的設(shè)計(jì) .............................................................................................. 4 曼徹斯特解碼器模塊 ................................................................................ 4 曼徹斯特解碼器設(shè)計(jì)流程及實(shí)現(xiàn) ................................................. 4 曼徹斯特解碼器狀態(tài)機(jī) ................................................................. 6 曼徹斯特解碼器模塊的 VHDL 實(shí)現(xiàn) ............................................... 7 曼徹斯特編碼器模塊 ................................................................................ 8 曼徹斯特編碼器設(shè)計(jì)流程及實(shí)現(xiàn) ................................................. 8 曼徹斯特編碼器模塊的 VHDL 實(shí)現(xiàn) ............
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