【正文】 S(start) BEGIN IF start39。 WHEN 4 = y = 39。使用max+plusⅡ軟件的vhdl文本輸入功能并進(jìn)行時(shí)序仿真，得到如下仿真圖： 圖47解調(diào)器時(shí)序仿真由圖可以看出：高頻率對(duì)應(yīng)的基帶信號(hào)是高電平，低頻率對(duì)應(yīng)的基帶信號(hào)是低電平對(duì)波形進(jìn)行延時(shí)分析，如圖：圖48解調(diào)器仿真延時(shí)由圖可知：基帶信號(hào)y較同步信號(hào)start和調(diào)制信號(hào)z延時(shí)5us，即解調(diào)后的基帶信號(hào)延時(shí)同步信號(hào)半個(gè)周期；與設(shè)計(jì)相符。由于設(shè)計(jì)要求頻率與占空比可變，故下面對(duì)2FSK調(diào)制解調(diào)進(jìn)行第二次完整仿真。USE 。) then 上升沿檢測(cè) a(0) = a(1)。 end if。 ENTITY clkdiv IS PORT(clk : IN STD_LOGIC。139。 PROCESS(clk) BEGIN 占空比1/16 IF (clk39。 。039。139。 END IF 。 16分頻輸入 f4 : in std_logic。 end if。USE 。event and start = 39。 THEN ca = ca + 1。END PROCESS。039。139。 THEN cb = ca。event and z = 39。SIGNAL cb: INTEGER RANGE 0 TO 5。USE 。) then z=f4 。USE 。 。 PROCESS(clk) BEGIN 占空比1/4 IF (clk39。139。 ELSE f16 = 39。 END IF 。 4 分頻計(jì)數(shù)器BEGIN PROCESS(clk) BEGIN IF (clk39。 USE 。139。event and start = 39。 產(chǎn)生“1110010”m 序列USE 。 頻率2（即f16）為 250khz ， 占空比1/16； 基帶信號(hào)y（即m序列）為 1110010 。 END CASE。 PROCESS(cb) BEGIN CASE cb IS WHEN 3 = y = 39。 END IF。139。 頻率選擇 else z=f1。本設(shè)計(jì)要求頻率可變，占空比可變。 。 END IF 。對(duì)波形進(jìn)行延時(shí)分析，如圖： 圖42 M序列仿真延時(shí)由圖可知。event and start=39。MAX+PLUS II有很多特點(diǎn)：1廣泛的應(yīng)用范圍。從最初的第一代A+PLUS，第二代MAX+plus，發(fā)展到第三代MAX+PLUS II，Altra 公司的開發(fā)工具軟件不斷完善。數(shù)學(xué)上表示為：（31）2) FIR濾波器的設(shè)計(jì) 在這里，是利用頻率采樣來(lái)對(duì)FIR濾波器進(jìn)行設(shè)計(jì)的。本例要求得到的是2個(gè)不同頻率的正弦信號(hào)，實(shí)驗(yàn)中對(duì)正弦波每個(gè)周期采樣10個(gè)點(diǎn)，即采樣速率為原正弦信號(hào)頻率的10倍，因此完全可以在接收端將原正弦信號(hào)不失真地恢復(fù)出來(lái)，從而可以在接收端對(duì)FSK信號(hào)正確地解調(diào)。數(shù)據(jù)分配器的功能：將傳送來(lái)的或處理后的信息分配到各通道去。3．在周期為p=21的m序列中，總共有2個(gè)游程，有一個(gè)長(zhǎng)度為n的1游程，一個(gè)長(zhǎng)度為n1的0游程。整數(shù)分頻器的實(shí)現(xiàn)非常簡(jiǎn)單，可采用標(biāo)準(zhǔn)的計(jì)數(shù)器，也可以采用可編程邏輯器件設(shè)計(jì)實(shí)現(xiàn)。這就是過(guò)零檢測(cè)的基本思想，其原理如圖所示。2FSK輸出載波f1載波f2二進(jìn)制數(shù)據(jù)圖24 鍵控法 理論上數(shù)字調(diào)制與模擬調(diào)制在本質(zhì)上沒有什么不同，它們都是屬正弦波調(diào)制。各帶通濾波器的中心頻率就是多個(gè)載波的頻率。顯然，增大碼元寬度，就會(huì)增加碼元的能量，并能減少由于信道特性引起的碼間干擾的影響等。第二章 FSK調(diào)制解調(diào)方法 FSK調(diào)制方法 2FSK與MFSK調(diào)制FSK又稱頻移鍵控，它是利用載頻頻率的變化來(lái)傳遞數(shù)字信息。提供了將獨(dú)立的工藝集中于一個(gè)設(shè)計(jì)包的方法，便于作為標(biāo)準(zhǔn)的設(shè)計(jì)文檔保存，也便于設(shè)計(jì)資源的重復(fù)使用。為了適應(yīng)未來(lái)的數(shù)字硬件技術(shù)，VHDL還提供了將新技術(shù)引入現(xiàn)有設(shè)計(jì)的潛力。因此，F(xiàn)PGA的使用非常靈活?？梢哉f(shuō)，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。Altera公司的與非門結(jié)構(gòu)基于一個(gè)“與或異或“邏輯塊。多個(gè)輸入的查找表可以實(shí)現(xiàn)多個(gè)輸入項(xiàng)的組合邏輯函數(shù)，這樣的函數(shù)有許多。 VHDL?；贔PGA的2FSK調(diào)制與解調(diào)在MAX+PLUS II上實(shí)現(xiàn)，通過(guò)VHDL語(yǔ)言的編程，生成調(diào)制解調(diào)所需要的幾個(gè)模塊，以實(shí)現(xiàn)整個(gè)2FSK的調(diào)制解調(diào)系統(tǒng)。它具有可編程邏輯器件現(xiàn)場(chǎng)可編程的靈活性，又有門陳列器件功能強(qiáng)、高集成度和高速度的優(yōu)點(diǎn)，因此已在現(xiàn)代通信系統(tǒng)設(shè)計(jì)中被越來(lái)越廣泛的應(yīng)用。第四章開頭介紹了MAX+PLUS II這款軟件，接著使用這款軟件實(shí)現(xiàn)2FSK調(diào)制解調(diào)算法，其中包括對(duì)各個(gè)功能模塊的算法編程和時(shí)序仿真。常見FPGA的結(jié)構(gòu)主要有3中類型：查表結(jié)構(gòu)，多路開關(guān)結(jié)構(gòu)，多極與非門結(jié)構(gòu)。利用多路開關(guān)的特性對(duì)多路開關(guān)的輸入和選擇信號(hào)進(jìn)行配制，接到固定電平或輸入信號(hào)上，從而實(shí)現(xiàn)不同的邏輯功能。FPGA的特點(diǎn)主要有：采用FPGA設(shè)計(jì)ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。加電時(shí)，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。 VHDL簡(jiǎn)介硬件描述語(yǔ)言(HDL—Hardware Description Language)是一種用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語(yǔ)言，它用軟件編程的方式來(lái)描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，與傳統(tǒng)門級(jí)描述方式相比，它更適合大規(guī)模系統(tǒng)的設(shè)計(jì)。既支持自底向上的設(shè)計(jì)，也支持自頂向下的設(shè)計(jì)；既支持模塊化設(shè)計(jì)，也支持層次化設(shè)計(jì)；支持大規(guī)模的設(shè)計(jì)。 論文的目標(biāo)與內(nèi)容安排FPGA就是現(xiàn)場(chǎng)可編程門陣列（Field Programmable Gate Array），它具有類似于半定制門陣列的通用結(jié)構(gòu)，即由邏輯功能塊排列成陣列組成，并由可編程的互連資源連接這些邏輯功能塊來(lái)實(shí)現(xiàn)所需的設(shè)計(jì)由于FPGA 具有可編程邏輯器件現(xiàn)場(chǎng)可編程的靈活性，又具有門陳列器件功能強(qiáng)、高集成度和高速度的優(yōu)點(diǎn)， 因此在要求功能越來(lái)越強(qiáng)，體積越來(lái)越小，功耗越來(lái)越低的現(xiàn)代通信系統(tǒng)設(shè)計(jì)中被越來(lái)越廣泛的應(yīng)用。2FSK信號(hào)為兩個(gè)不同頻率交替發(fā)送的ASK信號(hào)的和。它基本上是二進(jìn)制數(shù)字頻率鍵控方式的直接推廣，其組成方框圖如下：圖22 多頻制系統(tǒng)的組成方框圖絕大多數(shù)的多頻制系統(tǒng)，可用上圖表示。 MFSK信號(hào)帶寬BMFSK=fM f1+△f (24) FSK信號(hào)功率譜密度我們把二進(jìn)制頻移鍵控信號(hào)看成是兩個(gè)幅移鍵控信號(hào)相疊加的結(jié)果，即(25)（26）其中（27）（28）如果s1(t)的功率譜密度為Ps1(f)；s2(t)的功率譜密度為Ps2(f)，利用平穩(wěn)隨機(jī)過(guò)程經(jīng)過(guò)乘法器的結(jié)論，上式可以整理為如下形式：核心問(wèn)題：與2ASK信號(hào)表達(dá)式中的s(t)相同，（29） (210)(211)當(dāng)p=1/2時(shí)2FSK功率譜密度的特點(diǎn)如下：2FSK信號(hào)的功率譜由連續(xù)譜和離散譜兩部分構(gòu)成，離散譜出現(xiàn)在f1和f2位置；功率譜密度中的連續(xù)譜部分一般出現(xiàn)雙峰。第二，對(duì)于數(shù)字調(diào)制信號(hào)的解調(diào)，為提高系統(tǒng)的抗噪聲性能，通常采用與模擬調(diào)制系統(tǒng)中不同的解調(diào)方式。 整 流微 分低 通濾波器限 幅寬脈沖發(fā)生 圖27過(guò)零檢測(cè)原理圖第三章 2FSK調(diào)制解調(diào)設(shè)計(jì) 2FSK調(diào)制器設(shè)計(jì)整個(gè)2FSK調(diào)制部分分為五個(gè)部分，分別是：分頻器，m序列產(chǎn)生器，數(shù)據(jù)選擇器，2FSK跳變檢測(cè)部分，正弦信號(hào)產(chǎn)生器。在實(shí)現(xiàn)時(shí)，模N計(jì)數(shù)器可設(shè)計(jì)成帶預(yù)置的計(jì)數(shù)器。m序列的顯著特點(diǎn)是：隨機(jī)特性；預(yù)先可確定性；循環(huán)特性，從而在通信領(lǐng)域得到了廣泛的應(yīng)用。當(dāng)信號(hào)為0時(shí)，波形與f2相同，說(shuō)明數(shù)據(jù)選擇器選擇了f2這路數(shù)據(jù)。實(shí)驗(yàn)表明，采用8位分辨率和每周期10個(gè)采樣點(diǎn)可以達(dá)到理想的效果。y (n)h(N—1)h(N2)h(2)h(1)h(n)z1z 1z1它支持Altera公司不同結(jié)構(gòu)的器件，可在多種平臺(tái)上運(yùn)行。MAX+PLUS II具有開放的界面，提供豐富的邏輯功能庫(kù)供設(shè)計(jì)人員調(diào)用，還具有開放核的特點(diǎn)，允許設(shè)計(jì)人員添加自己的宏功能模塊。event and start=39。139。 PROCESS(clk) BEGIN 占空比1/16 IF (clk39。 。使用max+plusⅡ軟件的vhdl文本輸入功能并進(jìn)行時(shí)序仿真，得到如下仿真圖：圖43 分頻器仿真時(shí)鐘信號(hào)頻率80mhz，由圖可以看出f16占空比是1/16，頻率為5mhz，f4占空比是1/4，頻率為20mhz；count1，coune2為計(jì)數(shù)器，都是中間變量。本程序算法十分簡(jiǎn)單：當(dāng)基帶信號(hào)為高電平時(shí)選擇f1，低電平是選擇f2。 END PROCESS。event and start = 39。139。 2FSK調(diào)制解調(diào)完整算法上面已經(jīng)將各個(gè)主要器件進(jìn)行了仿真，本