【正文】 法，去除冗余邏輯，確保對(duì)某種特定的器件結(jié)構(gòu)盡可能有效地使用器件的邏輯資源，還可以去除設(shè)計(jì)方案中沒(méi)用的邏輯。常用的方法是對(duì)于時(shí)鐘或簡(jiǎn)單的波形信號(hào)用波形編輯器輸入，而較復(fù)雜的信號(hào)則用文本編譯器生成。如果要想下次的布線(xiàn)結(jié)果在本次基礎(chǔ)上進(jìn)行，則可以利用反主標(biāo)的方法，把配置結(jié)果寫(xiě)入 ACF文件中，下次編譯只需用此 AFC文件即可。它可以采集多路數(shù)據(jù)并進(jìn)行通信傳輸和數(shù)據(jù)處理， 它的多路數(shù)據(jù)采集設(shè)備 是 PCM 采編器。 2)字長(zhǎng) ,幀長(zhǎng)和同步碼。在數(shù)據(jù)字中，具體通道上的數(shù)據(jù)對(duì)應(yīng)于哪一路信號(hào) ,由地址輸出和具體的格式要求決定 .碼率可以通過(guò)碼率分頻器改變頻值。幀同步碼高位FRHB[7..0]、幀同步碼低位 FRLB[7..0]和數(shù)據(jù) DA TA[7..0]經(jīng) MUX24_8 輸出， A、 B為數(shù)據(jù)選擇位，“ 01”選擇 FRHB[7..0]；“ 10”選擇 FRLB[7..0],其他情況選擇 DATA[7..0]。 ENTITY mux24_8 IS PORT(ah,bh,d:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 ELSIF(sel=01)then y=bh。a=11 時(shí)，輸出為 11001011 即 d 實(shí)現(xiàn)了并 /串行轉(zhuǎn)換，使得 3 路輸入轉(zhuǎn)為一路輸出。 ARCHITECTURE rtl OF mux8_1 IS SIGNAL sel:STD_LOGIC_VECTOR(2 DOWNTO 0)。 ELSIF(sel=100)THEN y=D(7)。 3） 位計(jì)數(shù)器模塊 (RPLCONT1) 的 VHDL 程序 說(shuō)明： 它的作用是每輸出一個(gè)數(shù)據(jù)，位計(jì)數(shù)器加 1，使得 8 選 1 選擇器輸入加 1，進(jìn)而使 mux8_1 輸出下一位數(shù)據(jù)。q=q_in。)THEN q_in=d。 END rplcont1。 END GENERATE。 ENTITY rplcont2 IS PORT (clk,clr:IN STD_LOGIC。)。 END rtl。 LIBRARY IEEE。139。 END IF。 USE IEEE. 。039。139。139。 END PROCESS。使用EDA工具 QUARTUS II完成各個(gè)模塊的編譯和仿真，在計(jì)算機(jī)上修改和調(diào)整參數(shù)快捷便可以很快找到最佳設(shè)計(jì)方案，將所有的功能實(shí)體例化為一個(gè)系統(tǒng)。顧新 VHDL硬件描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì) 1999 [15]樊昌信通信原理 1984 [16]王金明 。在此 對(duì) 在課程設(shè)計(jì)過(guò)程中 給過(guò)我?guī)椭乃?有同學(xué)及老師表示衷心的感謝。 南昌航空大學(xué)學(xué)士 學(xué)位論文 30 參考文獻(xiàn) [1]劉蕰才遙測(cè)遙控系統(tǒng) 20xx [2]房少軍 ,欒秀珍 .數(shù)字微波接力通信系統(tǒng) [M].大連 :大連海事大學(xué)出版社 ,1999. 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Altera, 20xx [13] 房少軍 。 4 基于 FPGA 的 PCM 采編器系統(tǒng)的實(shí)現(xiàn) PCM 采編器系統(tǒng) 程序的仿真 將 24 選 8 數(shù)據(jù)選擇器模塊 (MUX24_8)、 8 選 1 數(shù)據(jù)選擇器模塊 (MUX8_1)、位計(jì)數(shù)器模塊 (RPLCONT1)、字計(jì)數(shù)器模塊 (RPLCONT2)、譯碼器模塊 (DECODER)和庫(kù)文件中的分頻器模塊 (freqdiv)、 D 觸發(fā)器模塊（ DFF）進(jìn)行頂層綜合得到原理圖 ,并進(jìn)行仿真得到波形 . 設(shè)數(shù)據(jù) DATA[7..0]為 、仿真 ,結(jié)果如圖 41 圖 41 頂層文件仿真波形 南昌航空大學(xué)學(xué)士 學(xué)位論文 28 從圖 41 中可看出 , 串行數(shù)據(jù)輸出 DATAOUT 為 1110100001001000 10101101b(E848ADh)。139。039。039。 BEGIN indata=CONV_INTEGER(a)+1。 5） 譯碼器模塊 (DECODER) 的 VHDL 程序 他的作用是對(duì)輸入的數(shù)據(jù)進(jìn)行位統(tǒng)計(jì)，當(dāng)輸入的數(shù)據(jù)達(dá)到幀長(zhǎng)時(shí)控制 mux24_8 模塊選擇幀同步碼輸入。139。 ARCHITECTURE rtl OF rplcont2 IS SIGNAL count1: STD_LOGIC_VECTOR(6 DOWNTO 0)。它的作用是每輸出一個(gè)數(shù)據(jù)，位計(jì)數(shù)器加 1，使得 8 選 1 選擇器輸入加 1，進(jìn)而使mux8_1 輸出下一位數(shù)據(jù)。 END PROCESS。 THEN count1=( others=39。 USE 。 BEGIN count_in_bar(0)=clk。 ENTITY rplcont1 IS PORT(clk,clr:IN STD_LOGIC。EVENT AND clk=39。 ARCHITECTURE rtl OF dffr IS SIGNAL q_in:STD_LOGIC。 END rtl。 ELSIF(sel=010)THEN y=D(1)。 y:OUT STD_LOGIC)。a=10 時(shí)，輸出為 10111110 即 ah 當(dāng) sel=bamp。a。 LIBRARY IEEE。碼率 500kb/s，字長(zhǎng)為 8 bit,幀長(zhǎng)為 128 字 ,幀同步碼為 E848h。數(shù)據(jù)的幀格式由字計(jì)數(shù)器、地址譯碼器和數(shù)據(jù)選擇器控制 .當(dāng)字計(jì)數(shù)器值為 1 時(shí) ,譯碼器選通幀同步碼高位 ,經(jīng)過(guò) 24 選 8 數(shù)據(jù)選擇器后進(jìn)行并 /串轉(zhuǎn)換 ,并經(jīng) D 觸發(fā)器采樣后輸出 。由于遙測(cè)系統(tǒng)任務(wù)的多變性 ,所以要求 PCM 遙測(cè)設(shè)備具有可編程的特性。為便于比較設(shè)計(jì)者可以使用波形編輯器把兩次仿真的結(jié)果重疊起來(lái)。主要的配置參數(shù)包括器件類(lèi)型、管腳的設(shè)置、速率及面積的比重、時(shí)間參數(shù)的要求、布線(xiàn)時(shí)的設(shè)置等。此時(shí)，只運(yùn)行仿真網(wǎng)絡(luò)表的提取，而不作布局布線(xiàn)，所以，此時(shí)的仿真沒(méi)有延時(shí)信息，所有的延時(shí)均為零延時(shí)，而且可以預(yù)測(cè)所有的信號(hào)，對(duì)于初步的功能檢測(cè)非常方便。 (1)自動(dòng)錯(cuò)誤定位 QUARTUS II 的 Message Processor 與 QUARTUS II 的所有應(yīng)用程序通信，可以給出信息 (錯(cuò)誤、警告等 )。一般而言，如果對(duì)系統(tǒng)很了解，并且系統(tǒng)速率較高，或在大系統(tǒng)中對(duì)時(shí)間特性要求較高的部分，可以采用這種方法。 開(kāi)發(fā)軟件 QUARTUS II QUARTUS II 簡(jiǎn)介 Quartus II 是 Altera 公司提供的 FPGA/CPLD 開(kāi)發(fā)集成環(huán)境， Altera 是世界上最大的可編程邏輯器件供應(yīng)商之一。 veriIog HDL 和 VHDL 的比較 目前最主要的硬件描述語(yǔ)言是 VHDL 和 Verilog HDL。因此用 VHDL 描述的設(shè)計(jì)文件，可用不同的設(shè)計(jì)工具。 1987 年 12 月， IEEE 接受 VHDL 為標(biāo)準(zhǔn)的 HDL，這就是IEEESTDl0761987[LRM87]。 1989 年 CADENCE 公司收購(gòu)了 GDA 公司，使得 VerilogHDL 成為了該公司的獨(dú)家專(zhuān)利。 通過(guò)模擬，可驗(yàn)證設(shè)計(jì)的正確性；通過(guò)綜合，抽象的設(shè)計(jì)描述將自動(dòng)地自上而下地轉(zhuǎn)化為實(shí)在的物理設(shè)計(jì)邏輯圖、電路圖，直至版圖。 4） MCU、 DSP、 MPU 等嵌入式處理器將成為 FPGA 應(yīng)用的核心。 3） 系統(tǒng)級(jí)應(yīng)用 系統(tǒng)級(jí)的應(yīng)用是 FPGA 與傳統(tǒng)的計(jì)算機(jī)技術(shù)結(jié)合，實(shí)現(xiàn)一種 FPGA 版的 計(jì)算機(jī)系統(tǒng) 如用 Xilinx V4, V5 系列的 FPGA，實(shí)現(xiàn)內(nèi)嵌 POWER PC CPU, 然后再配合各種外圍功能，實(shí)現(xiàn)一個(gè)基本環(huán)境，在這個(gè)平臺(tái)上跑 LINUX 等系統(tǒng)這個(gè)系統(tǒng)也就支持各種標(biāo)準(zhǔn)外設(shè)和功能接口（如圖象接口）了這對(duì)于快速構(gòu)成FPGA 大型系 統(tǒng)來(lái)講是很有幫助的。 可以說(shuō)， FPGA 芯片 是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一 。 7） 內(nèi)嵌專(zhuān)用硬核 內(nèi)嵌專(zhuān)用硬核是相對(duì)底層嵌入的軟核而言的，指 FPGA 處理能力強(qiáng)大的硬核（ Hard Core），等效于 ASIC 電路。第一類(lèi)是全局布線(xiàn)資源，用于芯片內(nèi)部全局時(shí)鐘和全局復(fù)位 /置位的布線(xiàn)；第二類(lèi)是長(zhǎng)線(xiàn)資源，用以完成芯片 Bank 間的高速信號(hào)和第二全局時(shí)鐘信號(hào)的布線(xiàn)；第三類(lèi)是短線(xiàn)資源，用于完成基本邏輯單元之間的邏輯互連和布線(xiàn)；第四類(lèi)是分布式的布線(xiàn)資源，用于專(zhuān)有時(shí)鐘、復(fù)位等控制信號(hào)線(xiàn)。 RAM、 FIFO 是比較普及的概念，在此就不冗述。每個(gè)CLB模塊不僅可以用于實(shí)現(xiàn)組合邏輯、時(shí)序邏輯，還可以配置為分布式 RAM 和分布式 ROM[9]。 外部輸入信號(hào)可以通過(guò) IOB 模塊的存儲(chǔ)單元輸入到 FPGA 的內(nèi)部，也可以直接輸入 FPGA 內(nèi)部。廠(chǎng)商也可能會(huì)提供便 宜的但是編輯能力差的 FPGA。與傳統(tǒng)邏輯電路和門(mén)陣列（如 PAL， GAL 及 CPLD器件）相比， FPGA 具有不同的結(jié)構(gòu)， FPGA 利用小型查找表（ 161RAM ）來(lái)實(shí)現(xiàn)組合邏輯，每個(gè)查找表連接到一個(gè) D 觸發(fā)器的輸入端，觸發(fā)器再來(lái)驅(qū)動(dòng)其他邏輯電路或驅(qū)動(dòng) I/O，由此構(gòu)成了即可實(shí)現(xiàn)組合邏輯功能又可實(shí)現(xiàn)時(shí)序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線(xiàn)互相連接或連接到 I/O 模塊。 2）字長(zhǎng) ,幀長(zhǎng)和同步碼。遙測(cè)作為一門(mén)綜合技術(shù)，隨著電子技術(shù)的發(fā)展而迅速發(fā)展，應(yīng)用十分廣泛 。其中 PCM 體制的應(yīng)用更為廣泛。采樣開(kāi)關(guān)按順序?qū)Ω髀沸盘?hào)巡回采樣，形成一個(gè)綜合脈沖序列。 南昌航空大學(xué)學(xué)士 學(xué)位論文 2 遙測(cè)技術(shù) 基本原理 航空航天遙測(cè)系統(tǒng)可分為飛行器遙測(cè)設(shè)備 （系統(tǒng)）和地面遙測(cè)設(shè)備（系統(tǒng)），前者主要由傳感器、多路組合調(diào)制器、發(fā)射機(jī)和天線(xiàn)組成，后者主要由接收機(jī)和天線(xiàn)、分路解調(diào)器等組成。 60年代以來(lái)，遙測(cè)技術(shù)發(fā)展的顯著特點(diǎn)是：遙測(cè)設(shè)備的集成化、固態(tài)化、模塊化和計(jì)算機(jī)化，出現(xiàn)了可編程序遙測(cè)和自 適應(yīng)遙測(cè) [2]。南昌航空大學(xué)學(xué)士 學(xué)位論文 1 1 緒論 引言 隨著數(shù)字通信的廣泛應(yīng)用 ,可編程邏輯器件容量、功能的不斷擴(kuò)大 ,集成電路的設(shè)