【正文】 統(tǒng)性能是否滿足設(shè)計要求。根據(jù)需要選取相應(yīng)的模數(shù)轉(zhuǎn)換芯片就可以將經(jīng)放大電路放大的模擬量轉(zhuǎn)換為數(shù)字量。該定理是數(shù)據(jù)處理技術(shù)中非常重要的依據(jù)。 電源完整性 電源完整性同樣在高速系統(tǒng)設(shè)計中有著重要地位，實際電路設(shè)計中，系統(tǒng)供電電源的質(zhì)量是系統(tǒng)穩(wěn)定性和可靠性的主要標(biāo)志。 ，高速電路板設(shè)計中通過采用自己的電源層，盡量讓電源和地處于同一平面，都可以減少對電源形成的電感。USB 通信接口電路實現(xiàn)數(shù)據(jù)與計算機的傳輸。 硬件系統(tǒng) 本設(shè)計的硬件工作主要包括以下內(nèi)容 :提出系統(tǒng)實現(xiàn) 方案 。 數(shù)據(jù)采集方案 由于本設(shè)計采樣速度最大為 64Msps，根據(jù)采樣定理 AD芯片采用 AD9226，該芯片 A/D 采集 FPGA USB 接口 9 單電源供電、 12位精度、 65Msps 高速模數(shù)轉(zhuǎn)換器，片內(nèi)集成高性能的采樣保持放大器和參考電壓源。 表 31 USB標(biāo)準接地定義 管 腳 主 機 設(shè) 備 1 VBUS( V) VBUS() 2 D D 3 D+ D+ 4 接地 接地 其中， USB 信號通過標(biāo)記為 D+和 D的雙絞線傳輸，它們各自使用半雙工的差分信號并協(xié)同工作，以抵消長導(dǎo)線的電磁干擾。使 FIFO 的傳輸速度能夠滿足數(shù)據(jù)采集的速度。 圖 33 Quartus II啟動界向 VHDL 是一種高效的電路系統(tǒng)實現(xiàn)方式，借助于 EDA 開發(fā)平臺可以完成電路描述、電路合成和電路仿真等工作。同時依托于計算機資源，可以減少系統(tǒng)硬件的體積和成本。經(jīng)分析模擬信號的調(diào)理電路可由運算放大器構(gòu)成的電壓跟隨器來實現(xiàn)，因電壓跟隨器具有輸入阻抗高的特點，可以降低外加電路對電路系統(tǒng)的干擾，實現(xiàn)信號隔離。 設(shè)計中數(shù)據(jù)轉(zhuǎn)換功能受到主控芯片 FPGA 的控制，轉(zhuǎn)換的數(shù)據(jù)同時要緩存在 FPGA實現(xiàn)的 FIFO存儲單元中，進而通過 。其各引腳功能說明見表 4l 。 REFCOM 參考電壓的接地引腳，應(yīng)用時接模擬地。該款 FPGA 憑借如此豐富的資源， 在數(shù)據(jù)處理和時序控制中應(yīng)用非常廣泛；在高速數(shù)字邏輯設(shè)計電路中尤其適合。由于 FPGA 器件具有豐富的資源、開發(fā)方便、具有在線編程的特點可以依據(jù)現(xiàn)場的具體情況，對 FPGA 的內(nèi)部邏輯配置進行修改，進一步增加了系統(tǒng)應(yīng)用的靈活性，并大大地縮短了產(chǎn)品的開發(fā)設(shè)計周期，在本高速數(shù)據(jù)采集系統(tǒng)設(shè)計中，所有電路控制功能，都是通過 FPGA 來實現(xiàn) 的。圖 47 是 JTAG 配置模塊電路設(shè)計，其中 TMS 引腳是測試模式選擇， TCK 為測試時鐘輸入， TDI 為測試數(shù)據(jù)輸入，而 TDO 為測試數(shù)據(jù)輸出。 68013 的端點緩沖區(qū)被分為大小兩組。設(shè)計系統(tǒng)中運放 OPA2890、 AD轉(zhuǎn)換、 CY7C68013 和 II EP1C3T144 等芯片分別需要幾種供電電源，其中 OPA2890 需要 5 V電壓， AD 需要 5 V 和 V 電壓。 系統(tǒng)采用 5 V 和 的外部電源，高頻電源模塊 HDN3SD12 提供 5V輸入到正負12V 電壓輸出，滿足運放 LM257。因此設(shè)計系統(tǒng)的供電部分起到關(guān)鍵作用。而自動傳輸則 CPU 不參與干預(yù)。在系統(tǒng)設(shè)計中，通過 .TTAG 接口把編譯和調(diào)試成功的程序下載到配置 芯片里面，這樣每次給系統(tǒng)上電時， EPIC3T144 芯片可以自動實現(xiàn)復(fù)位、配置和初始化的過程，實現(xiàn)配置芯片內(nèi)部的數(shù)據(jù)傳輸給 FPGAo 圖 46是 AS配置模式的電路圖。 FPGA 在數(shù)據(jù)采集系統(tǒng)中的主要任務(wù)是負責(zé)在 與 ADC 芯片之間的緩存控制，它一邊與 ADC 接口，另一邊與 USB 接口連接， 并產(chǎn)生數(shù)據(jù)采集和 FIFO 需要的所有控制信號。 16 圖 43數(shù)據(jù)轉(zhuǎn)換原理圖 FPGA 設(shè) 計 Altera 公司的 Cyclone 系列 FPGA 芯片于 2020 年 9 月份推出，具有 288Kbit 的片內(nèi) RAM，并提供了多個用來管理板級時鐘網(wǎng)絡(luò)的全功鎖相環(huán)以及同工業(yè)標(biāo)準外部存儲器件相連的專用 I/O 端口， Cyclone 芯片性價比很高。 CAPB、 CAPT 參考源的噪聲抑制引腳。由于該芯片的諸上優(yōu)勢，結(jié)合設(shè)計參數(shù)和實際工作需要選擇了 AD9226 芯片。具體電路如圖 42所示。硬件設(shè)計框圖如圖 41。 ADC 模塊是控制數(shù)模轉(zhuǎn)換的功能單元， FIFO 模塊是對轉(zhuǎn)換的數(shù)據(jù)實現(xiàn)存儲，這些單元都是在 FPGA 的時序控制下完成的，它們就構(gòu)成了系統(tǒng)數(shù)據(jù)采集的主要 12 功能。 硬件描述語言 VHDL FPGA 的邏輯功能使用 VHDL 語言來實現(xiàn)， VHDL 是一種用于電路設(shè)計的高級言，主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、 功能和接口，它具有很強的可移植性、支持模塊化設(shè)計、很高的靈活性、便于修改及系統(tǒng)設(shè)計與硬件結(jié)構(gòu)無關(guān)等特點，使得應(yīng)用 VHDL語言設(shè)計系統(tǒng)時開發(fā)周期短，成本低于調(diào)試。具體思路就是模數(shù)轉(zhuǎn)換的數(shù)據(jù)先存儲在 FPGA內(nèi)的 FIFO中，單片機 CY7C68013 根據(jù)控制面板中 FIFO 的狀態(tài)信號把轉(zhuǎn)換數(shù)據(jù)送給上位機處理和顯示。因為本系統(tǒng)的采集速率很高 ,上位機和下位機之間傳輸?shù)臄?shù)據(jù)信息非常大 ,基于此，系統(tǒng)通信接口選用了 USB總線。 由于 FPGA 運行速度快、內(nèi)部延時小、豐富的管腳資源、極高的時鐘頻率、強大的運算處理能力和豐富的便十二次開發(fā)的軟核，本系統(tǒng)中的全部控制邏輯由 FPGA 實現(xiàn)，這樣系統(tǒng)不僅處理速度和完成效率有了很大的提升 ,而且系統(tǒng)的組成形式靈活，可以集成外圍控制、譯碼和接口電路，從而很好的解決了采樣速度過高和時序同步的問題。 :0~5V。數(shù)據(jù)采集模塊主要完成對模擬信號的 A/D 轉(zhuǎn)換 。 ,比如把同一網(wǎng)絡(luò)的電源鋪設(shè)在多層，這樣可以使大電流順利的傳輸 ,同時線路上產(chǎn)生的壓降也會很小。如果不同傳輸線路中信號的相互干擾 6 可以忽略，以及信號在通過傳輸線路后，信號無損耗或者 損耗在誤差范圍內(nèi)就表明電路系統(tǒng)具有良好的信號完整性。 x(t)。把待采集信號放大到與所選用的 ADC 滿量程電壓相對應(yīng)的電平值，這是因為 ADC 的分辨率是根據(jù)滿量程電壓來確定的。 FPGA 為系統(tǒng)控制核心，結(jié)合具有 接口的微 控制器 CY7C68013 芯片，對高速數(shù)據(jù)采集系統(tǒng)進行硬件設(shè)計。從國內(nèi)市場來說，產(chǎn)品雖然具有價格優(yōu)勢，但由于歷史及技術(shù)等原因，儀器通常存在攜帶不便、通用性差，適應(yīng)工作現(xiàn)場的能力差等劣勢，很難形成規(guī)模化、系列化、標(biāo)準化的通用設(shè)備。這些新產(chǎn)品相對于老產(chǎn)品的成本更低。 國內(nèi)外發(fā)展現(xiàn)狀 數(shù)據(jù)采集技術(shù)的發(fā)展現(xiàn)狀 隨著計算機技術(shù)的快速發(fā)展和數(shù)字信號處理理論的日益成熟，比如信號處理速度翻了三番以及計算機總線帶寬亦有了上百倍的提升，基于此，開發(fā)人員在設(shè)計采集系統(tǒng)時的設(shè)計難度得到很好的降低，減少了系統(tǒng)的開發(fā)周期，并且電子技術(shù)的發(fā)展和系統(tǒng)工藝的進步也使系統(tǒng)成本得到很好的控制。而在高速數(shù)據(jù)采集系統(tǒng)中， MCU 會限制系統(tǒng)的精度，并且隨著速度的提高 ADC, RAM 和 MCU 之間的時序同步問題也會顯示出來。在數(shù)字信號處理領(lǐng)域中，隨著器件的不斷更新和發(fā)展，芯片處理速度越來越快，在某些場合和領(lǐng)域中對數(shù)據(jù)采集速度也有更高的要求，這就使得高速數(shù)據(jù)采集系統(tǒng)應(yīng)用越發(fā)廣泛。 LabVIEW 目 錄 1 緒 論 ??????????????????????????? 1 發(fā)展背景和意義 ????????????????????? 2 國內(nèi)外發(fā)展現(xiàn)狀 ????????????????????? 2 數(shù)據(jù)采集技術(shù)的發(fā)展現(xiàn)狀 ???????????????? 2 數(shù)據(jù)采集的應(yīng)用和發(fā)展 ????????????????? 2 課題內(nèi)容 ????????????????????????? 3 2 數(shù)據(jù)采集與電路設(shè)計 ???????????????????? ? 5 數(shù)據(jù)采集理論分析 ???????????????????? 5 奈奎斯特采樣定 理 ?????????????????? 5 信號完整性 ????????????????????? 6 電源完整性 ????????????????????? 7 3 系統(tǒng)總體設(shè)計方案 ? ?? ??????????????????? 8 系統(tǒng)總體方案設(shè)計和性能指標(biāo) ??????????????? 8 硬件系統(tǒng) ?????????????????????? 9 數(shù)據(jù)采集方案 ???????????????????? 11 USB 通信接口 ???????????????????? 12 軟件系統(tǒng) ???????????????????????? 12 VHDL?????????????????? 13 FPGA 內(nèi)部原理圖 ?????????????????? 14 Lab VIEW 軟件應(yīng)用 ?????????????????? 15 4 系統(tǒng)硬件設(shè)計 ?? ????????????????????? 16 硬件整體設(shè)計 ?????????????????????? 16 信號調(diào)理電路 ?????????????????????? 16 數(shù)據(jù)轉(zhuǎn)換電路 ?????????????????????? 17 主控芯片的選取 ??????????????????? 17 數(shù)據(jù)轉(zhuǎn)換原理圖設(shè)計 ????????????????? 18 FPGA 設(shè)計 ??????????????????????? 19 USB 接口電路設(shè)計 ???????????????????? 23 電源設(shè)計 ??????????????????????? ? 24 PCB 抗干擾設(shè)計 ????????????????????? 25 5 系統(tǒng)軟件設(shè)計 ?? ? ??? ????? ????????????? 28 VHDL 設(shè)計 ??????????????????????? 29 AD 控制模塊設(shè)計 ?????????????????? 29 時鐘控制模塊 ???????????????????? 30 FIFO 控制模塊 ??????????????????? 31 USB 接口控制模塊設(shè)計 ? ??????????????? 32 68013 固件編程 ????????????????????? 33 LabVIEW 設(shè)計流程圖 ??????????????????? 34 系統(tǒng)應(yīng)用界面設(shè)計 ???????????????????? 35 結(jié) 論 ? ?? ? ?????????????????????? ? 38 參考文獻 ? ? ?? ?????????????????????? 39 致 謝 ??????? ??? ????????????????? 41 1 1 緒 論 發(fā)展背景和意義 隨著科技與信息技術(shù)不斷發(fā)展，使得信息采集、傳輸和存儲的速度不斷提高，數(shù)據(jù)存儲的容量不斷加大。 關(guān)鍵詞： FPGA。 本文應(yīng)用現(xiàn)場可編程門陣列高速、高密度和設(shè)計靈活的特性，設(shè)計了一種基于 FPGA的高速數(shù)據(jù)采集系統(tǒng)，該系統(tǒng)以 FPGA 作為整個系統(tǒng)的控制、處理核心，完成對 AD轉(zhuǎn)換的數(shù)據(jù)進行存儲和傳輸，最后用 總線傳送給計算機進行處理、分析和顯示。 7. 各模塊調(diào)試通過后進行系統(tǒng)聯(lián)調(diào)。實現(xiàn)對傳輸數(shù)據(jù)的緩存存儲、讀入寫出控制、時鐘信號以及對 ADC的 控制等功能模塊。 2. 負責(zé)響應(yīng)各種中斷事件。 由于 Lab VIEW 含有 NI 公司生產(chǎn)的數(shù)據(jù)采集卡的接口驅(qū)動信息，對于 NI 公司自己生產(chǎn)的數(shù)據(jù)采集卡兩者可以輕松實現(xiàn)連接，而對于本文設(shè)計 的數(shù)據(jù)采集器，Lab VIEW 不能直接驅(qū)動。 FPGA 最小系統(tǒng)和數(shù)據(jù)的 USB 轉(zhuǎn)串口傳輸 是 硬件電路 設(shè)計的 兩個個 核心 。 ，并分析高頻電路設(shè)計中信號完整 性和電源完整性的設(shè)計方法。這些新產(chǎn)品相對于老產(chǎn)品的成本更低。 二、數(shù)據(jù)采集系統(tǒng)的發(fā)展現(xiàn)狀 隨著計算機技術(shù)的快速 發(fā)展和數(shù)字信號處理理論的日益成熟，比如信號處理速度翻了三番以及計算機總線帶寬亦有了上百倍的提升，基于此，開發(fā)人員在設(shè)計采集系統(tǒng)時的設(shè)計難度得到很好的降低，減少了系統(tǒng)的開發(fā)周期，并且電子技術(shù)的發(fā)展和系統(tǒng)工藝的進步也使系統(tǒng)成本得到很好的控制。 注： ，一份院（系）留存，一份發(fā)給學(xué)生，任務(wù)完成后附在說明書內(nèi)。論文包含 11 個部分：封面、任務(wù)書、開題報告、中英文摘要及關(guān)鍵詞、目錄、正文、參考文獻、外文資料、中 文譯文、致謝共 10 個部分。 二、 設(shè)計（論文）任務(wù)和要求 1. 大量收集與本課題有關(guān)的資料：到圖書館、各大書店尋找無線充電技術(shù)以及相關(guān)電路的資料，并認真進行閱讀；到各大數(shù)據(jù)庫和相關(guān)網(wǎng)站上搜索與本課題相關(guān)的學(xué)位論文和相關(guān)資料。 1. 培養(yǎng)學(xué)生通過圖書館、互聯(lián)網(wǎng)等資源查閱相關(guān)資料（包括外文資料），訓(xùn)