【正文】 、圖像處理、語音識別、通信、信號測試等科研實踐領域中，都需要高精度，高數據率的數據采集系統。FPGA與單片機相比，有著頻率高，內部延時小，內部存儲容量大等優(yōu)點，比單片機更適應與高速數據采集的場合。在生產過程中，應用這一系統可以對生產現場的工藝參數進行采集、監(jiān)視和記錄，為提高生產質量，降低成本提供了信息和手段。關鍵詞:C8051F360；EP2C8T144。使用FPGA構成數據采集系統還可以減化外圍控制電路，使系統更加簡潔有效。在一些高端的示波器，頻譜儀等測試儀器中，其采樣率可達幾個GHz，甚至幾十個GHz。（2）軟件設計：通過編寫程序，主要實現實時采集（A/D采樣）功能、數據緩存、與單片機進行通信等功能。同時，要把一定幅度的電壓轉換為數字量都需要一定的時間。而且量化的等級越細，量化誤差越小。因此有人習慣上將轉換速率在數值上等同于采樣速率也是可以接受的。其集成度很高，密度從數萬門系統到數千萬門系統不等，可以完成及其復雜的時序和組合邏輯電路功能，適用于高速，高密度的高端數字邏輯設計領域。FPGA一般是基于SRAM工藝的，其基本可編程邏輯單元幾乎都是由查找表(LUT，LookUp table)和寄存器(Register)組成的。(4)豐富的布線資源布線資源連通FPGA內部所有單元，連線的長度和工藝決定著信號在連線上的驅動能力和傳輸速度。隨著數據采集對速度性能指標越來越高，高速數據采集系統在自動控制、電氣測量、地質物探、航空航天等工程實踐中得到了十分廣泛的應用。MCS51單片機大多數指令的執(zhí)行時間需要1~2個機器周期，完成一次A/D轉換大約需要幾十微秒。FIFO存儲器就像數據管道一樣，數據從管道的一頭流入，從另一頭流出，先進入的數據先流出。由于本設計的高速采集系統，采樣頻率要求達到20MHz，同時要求采集的信號在LCD模塊上顯示模型，故采用單片機和FPGA相結合的設計方案。ADS930在單端工作方式下，輸入的模擬信號應在1～2V之間，為了使A／D轉換器能正常工作，確保最小的相對誤差，在信號進行模數轉換前，對輸入的信號進行預處理，使之滿足A／D轉換器的幅度要求。來自前置放大器的是雙極性的交流信號，而A/D對輸入信號的要求通常是單極性的。低通濾波器的截止頻率計算公式如下： f =1/(2pi*R3*C2) 射極跟隨器／Ｄ模塊首先，A/D的轉換速率取決于模擬信號的頻率范圍，根據設計題目要求，A/D轉換速率應大于10MHz，為留有余量選擇30MHz采樣頻率的ADC器件。數字端主要包括數據輸出DO～D7，時鐘CLK和數據輸出使能/OE等，與FPGA器件相連，根據時序受FPGA控制。FPGA內部各模塊通過VHDL語言和ALTERA提供參數化模塊實現。單片機與FPGA的連線除了并行總線外，還包括啟動信號START和數據采集結束信號EOC。顯然，該方案有效地簡化了單片機軟件設計。在FPGA系統中，CLK0可以是直接由外部有源晶振產生的時鐘信號，也可以是通過內部PLL產生的時鐘信號。進行一次數據采集的過程是，單片機發(fā)出START信號（負脈沖有效），地址計數器從0開始計數，在計數過程中，A/D轉換數據被存入雙口RAM。lpmramdp沒有BUSY端，當寫地址和讀地址相同時，數據為沖突，讀寫不能正常工作，實際使用時應避免出現這種情況。 architecture one of ts8 is begin process(en,di) begin if en=39。 use 。139。) then clkout=39。 use 。) then q=d。entity addrcount is port(clr,clk:in std_logic。039。039。 LIBRARY altera_mf。 q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) )。 lpm_type : STRING。 widthad_a : NATURAL。 address_a : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 數據顯示模塊設計根據要求，每一次數據采集通過按鍵來啟動。讀取完畢以后，設置一標志。 單片機子系統調試對單片機子系統來說，主要調試其軟件功能是否正常。 6 總結基于FPGA與單片機結合的高速數據采集系統性能穩(wěn)定性、實時性得到保證，擺脫了單純用由單片機為核心的數據采集系統時的速度瓶頸，極大地提高了數據采集的速度。感謝幫助過我的同學，在我論文的完成過程中給予了大量寶貴參考性意見。ADS930的參考電壓源結構如圖2所示。圖3 ADS93028 。圖1 ADS930內部結構及引腳圖 ADS930的引腳說明如表1所示。閆老師治學認真而嚴謹，感謝您從研究開始一路指導至本論文的完成，從論文題目的選定到論文寫作的指導，經由您悉心的把關，再經思考后的領悟，由衷感謝您在論文傾注的大量心血。、頻率為200kHz的正弦波，使用示波器觀察信號調理電路的輸出波形。調試時應“硬件和軟件相結合”、“各子系統單獨調試和聯合調試相結合”的原則。 INT1中斷服務程序 當數據采集系統完成128點數據采集后，將啟動一次外部中斷INT1。 altsyncram_ponent : altsyncram GENERIC MAP ( address_aclr_a = NONE, address_aclr_b = NONE, address_reg_b = CLOCK0, indata_aclr_a = NONE, intended_device_family = Cyclone, lpm_type = altsyncram, numwords_a = 256, numwords_b = 256, operation_mode = DUAL_PORT, outdata_aclr_b = NONE, outdata_reg_b = CLOCK0, power_up_uninitialized = FALSE, read_during_write_mode_mixed_ports = DONT_CARE, widthad_a = 8, widthad_b = 8, width_a = 8, width_b = 8, width_byteena_a = 1, wrcontrol_aclr_a = NONE ) PORT MAP ( wren_a = wren, clock0 = clock, address_a = wraddress, address_b = rdaddress, data_a = data, q_b = sub_wire0 )。 PORT ( wren_a : IN STD_LOGIC 。 power_up_uninitialized : STRING。 indata_aclr_a : STRING。 wren : IN STD_LOGIC := 39。 雙口RAM源代碼如下：LIBRARY ieee。end process。139。use 。 architecture one of dlatch8 is begin process(cp,d) begin if(cp=39。 end。 process(q) begin if(q(1)=39。 begin process(clkin) begin if(clkin39。 END。 do: out std_logic_vector(7 downto 0) )。需要注意，由于加了三態(tài)門控制，lpmramdp中已不需要讀使能信號rden，可在對lpmramdp參數設置時取消rden信號，等效于rden始終為高電平。START信號由單片機I/O引腳發(fā)出。ADS930要求它的的輸入時鐘信號有盡量小的抖動，50%的占空比，輸入時鐘的邊沿越陡越好。另一種方案是將按鍵與FPGA的I/O引腳相連，然后在FPGA內部設置一消抖計數器，消抖計數器輸出作為外部中斷信號與單片機的INT0相連。ADS930的數據引腳、時鐘引腳與FPGA I/O引腳直接相連。采用EP2C8TI44器件時，最大可實現8KB的雙口RAM及接口邏輯，這樣每批采樣數據即為8032個，單片機可以等到一批數據采樣完成后通過總線讀取這些數據，再進行處理，并且單片機的數據處理和FPGA通過ADS930的數據采樣可以同步進行，有效地提高了單片機的工作效率。工作電壓3V一5V，單端輸入電壓1V～ 2V。為了防止信號中的無用分量（如高頻干擾信號）也經過通道被采樣，信號在進入A/ D 之前要進行抗混疊低通濾波。 增益可調放大器采用反相放大器的結構，放大倍數的計算公式如下：