【正文】 lpmramdp中已不需要讀使能信號rden，可在對lpmramdp參數(shù)設(shè)置時取消rden信號，等效于rden始終為高電平。lpmramdp的數(shù)據(jù)輸出端q[7..0]無三態(tài)輸出功能，為了能夠與單片機(jī)數(shù)據(jù)總線相連，數(shù)據(jù)輸出需要加一個三態(tài)門TS8，以實現(xiàn)輸出三態(tài)控制。 觸發(fā)控制模塊各信號時序關(guān)系 信號采集與存儲控制電路的FPGA實現(xiàn)。進(jìn)行一次數(shù)據(jù)采集的過程是，單片機(jī)發(fā)出START信號（負(fù)脈沖有效），地址計數(shù)器從0開始計數(shù)，在計數(shù)過程中，A/D轉(zhuǎn)換數(shù)據(jù)被存入雙口RAM。START信號由單片機(jī)I/O引腳發(fā)出。將高速A/D轉(zhuǎn)化器時鐘ADCCLK反相后作為雙口RAM寫端口的寫使能信號，保證了寫使能信號有效時數(shù)據(jù)是穩(wěn)定的。地址計數(shù)器模塊實際上是一個7位二進(jìn)制計數(shù)器，其輸出作為雙口RAM寫端口的地址。在FPGA系統(tǒng)中，CLK0可以是直接由外部有源晶振產(chǎn)生的時鐘信號，也可以是通過內(nèi)部PLL產(chǎn)生的時鐘信號。ADS930要求它的的輸入時鐘信號有盡量小的抖動，50%的占空比，輸入時鐘的邊沿越陡越好。在雙口RAM和單片機(jī)的接口中，地址所存模塊用于鎖存單片機(jī)并行總線低8位地址，或非門將片選信號/CS（來自地址譯碼器）和寫信號/WR相或非得到高電平有效的雙口RAM讀使能信號。雙口RAM模塊一方面存儲A/D轉(zhuǎn)換產(chǎn)生的數(shù)據(jù)，另一方面向單片機(jī)傳輸數(shù)據(jù)，因此，雙口RAM的一個端口（讀端口）與單片機(jī)并行總線相連，另一端口（寫端口）直接與高速A/D的數(shù)據(jù)相連。顯然，該方案有效地簡化了單片機(jī)軟件設(shè)計。另一種方案是將按鍵與FPGA的I/O引腳相連，然后在FPGA內(nèi)部設(shè)置一消抖計數(shù)器，消抖計數(shù)器輸出作為外部中斷信號與單片機(jī)的INT0相連。對于這種簡單的按鍵，可以采用兩種設(shè)計方案：一種是將按鍵直接與單片機(jī)的I/O引腳相連，通過軟件定時檢測按鍵是否閉合，并進(jìn)行消抖處理，如鍵有效，則執(zhí)行鍵處理程序。~D7與單片機(jī)的數(shù)據(jù)總線相連，RS、RW和E等控制信號由FPGA內(nèi)部邏輯電路產(chǎn)生，因此LCD模塊的E、RS和RW信號線與FPGA的I/O引腳相連。單片機(jī)與FPGA的連線除了并行總線外，還包括啟動信號START和數(shù)據(jù)采集結(jié)束信號EOC。ADS930的數(shù)據(jù)引腳、時鐘引腳與FPGA I/O引腳直接相連。 信號采集與存儲控制電路系統(tǒng)圖根據(jù)上述各部分的電路設(shè)計。由于C8051F360單片機(jī)內(nèi)部集成了眾多功能模塊，幾乎不需要外部電路就能構(gòu)成最小系統(tǒng)，因此MCU模塊僅設(shè)計了一片CPLD器件(EPM3064)，主要實現(xiàn)鍵盤接口、LCD接口及地址譯碼等。FPGA內(nèi)部各模塊通過VHDL語言和ALTERA提供參數(shù)化模塊實現(xiàn)。采用EP2C8TI44器件時，最大可實現(xiàn)8KB的雙口RAM及接口邏輯，這樣每批采樣數(shù)據(jù)即為8032個，單片機(jī)可以等到一批數(shù)據(jù)采樣完成后通過總線讀取這些數(shù)據(jù)，再進(jìn)行處理，并且單片機(jī)的數(shù)據(jù)處理和FPGA通過ADS930的數(shù)據(jù)采樣可以同步進(jìn)行，有效地提高了單片機(jī)的工作效率。其中與單片機(jī)接口的信號包括數(shù)據(jù)總線、地址鎖存ALE、片選CS讀使能RD、AD啟動控制START和批量轉(zhuǎn)換結(jié)束應(yīng)答EOC等，與ADS930接口的信號包括ADC的8位數(shù)據(jù)、ADC讀使能ADC OE和ADC時鐘等。FPGA內(nèi)的嵌入式陣列塊(EAB)可作為存儲器使用，構(gòu)成雙口RAM或FIFO。數(shù)字端主要包括數(shù)據(jù)輸出DO～D7，時鐘CLK和數(shù)據(jù)輸出使能/OE等，與FPGA器件相連，根據(jù)時序受FPGA控制。工作電壓3V一5V，單端輸入電壓1V～ 2V。最后，F(xiàn)PGA為3V器件，故優(yōu)先選用3V工作電壓下的ADC器件，以簡化電源設(shè)計和電平匹配。量化誤差取決于量化位數(shù)，位數(shù)越多量化誤差越小。低通濾波器的截止頻率計算公式如下： f =1/(2pi*R3*C2) 射極跟隨器／Ｄ模塊首先，A/D的轉(zhuǎn)換速率取決于模擬信號的頻率范圍，根據(jù)設(shè)計題目要求，A/D轉(zhuǎn)換速率應(yīng)大于10MHz，為留有余量選擇30MHz采樣頻率的ADC器件。為了防止信號中的無用分量（如高頻干擾信號）也經(jīng)過通道被采樣，信號在進(jìn)入A/ D 之前要進(jìn)行抗混疊低通濾波。上述放大器中電位器RPRP2需手動調(diào)節(jié)，如果采用數(shù)控電位器代替，就可以得到程控放大器，這在自動化儀表設(shè)計非常重要。電平位移電路有RP2組成，C1用于濾除高頻噪聲。來自前置放大器的是雙極性的交流信號，而A/D對輸入信號的要求通常是單極性的。 增益可調(diào)放大器采用反相放大器的結(jié)構(gòu)，放大倍數(shù)的計算公式如下： A=RP1/R2 其中，RP1為精密電位器，調(diào)節(jié)RP1就可以調(diào)節(jié)放大器的增益。（2） 增益可調(diào)放大器　為了滿足后接A／D轉(zhuǎn)換器輸入電壓范圍的要求，因此對放大器的要求是增益可調(diào)，直流電平可調(diào)。（1）射極跟隨器本設(shè)計采用射極跟隨器，既可獲得較高的輸入阻抗，還可以在被測信號源與數(shù)據(jù)采集電路之間起到隔離作用。ADS930在單端工作方式下，輸入的模擬信號應(yīng)在1～2V之間，為了使A／D轉(zhuǎn)換器能正常工作，確保最小的相對誤差，在信號進(jìn)行模數(shù)轉(zhuǎn)換前，對輸入的信號進(jìn)行預(yù)處理，使之滿足A／D轉(zhuǎn)換器的幅度要求。FPGA模塊主要實現(xiàn)對高速ADC的控制及數(shù)據(jù)存儲，單片機(jī)通過與FPGA器件的數(shù)據(jù)交換獲得采集到數(shù)字信息，再進(jìn)行相關(guān)的處理，并通過LCD顯示及鍵盤接口實現(xiàn)較靈活的人機(jī)交換。整個系統(tǒng)由信號調(diào)理電路、A／D轉(zhuǎn)換器、FPGA模塊、MCU模塊、鍵盤及LCD顯示模塊等組成。高速數(shù)據(jù)采集系統(tǒng)采用單片機(jī)和FPGA相結(jié)合的設(shè)計方案。由于本設(shè)計的高速采集系統(tǒng)，采樣頻率要求達(dá)到20MHz，同時要求采集的信號在LCD模塊上顯示模型，故采用單片機(jī)和FPGA相結(jié)合的設(shè)計方案。利用可編程邏輯器件高速性能和本身集成的幾萬個邏輯門和嵌入式存儲器塊，把數(shù)據(jù)采集系統(tǒng)中的數(shù)據(jù)緩存、地址發(fā)生器、控制等電路全部集成進(jìn)一片可編程邏輯器件芯片中，大大減少了系統(tǒng)的體積，降低了成本，提高了可靠性。雙口RAM也能達(dá)到很高的傳輸速度，并且具有隨機(jī)存取的優(yōu)點。第三種是雙口RAM方式。FIFO存儲器就像數(shù)據(jù)管道一樣，數(shù)據(jù)從管道的一頭流入，從另一頭流出，先進(jìn)入的數(shù)據(jù)先流出。這種方式下的優(yōu)點是SRAM可隨機(jī)存取，同時較大容量的高速SRAM有現(xiàn)成的產(chǎn)品可供選擇，但硬件電路較復(fù)雜。但A/D采樣時，SRAM由三態(tài)門切換到A/D轉(zhuǎn)換器一側(cè)，以使采樣數(shù)據(jù)寫入其中。通常構(gòu)成高速緩存的方案有三種：第一種是高速SRAM切換方式。MCS51單片機(jī)大多數(shù)指令的執(zhí)行時間需要1~2個機(jī)器周期，完成一次A/D轉(zhuǎn)換大約需要幾十微秒。從本質(zhì)上來說，基于單片機(jī)的數(shù)據(jù)采集系統(tǒng)是通過軟件來實現(xiàn)特定功能的。傳統(tǒng)的數(shù)據(jù)采集系統(tǒng)通常采用單片機(jī)直接控制A/D轉(zhuǎn)換器完成數(shù)據(jù)采集。在數(shù)據(jù)采集時，必須以很高的速度采集數(shù)據(jù)，但在數(shù)據(jù)處理時并不需要以同樣的速度來進(jìn)行。隨著數(shù)據(jù)采集對速度性能指標(biāo)越來越高，高速數(shù)據(jù)采集系統(tǒng)在自動控制、電氣測量、地質(zhì)物探、航空航天等工程實踐中得到了十分廣泛的應(yīng)用。(6)內(nèi)嵌專用硬核這里的內(nèi)嵌專用硬核與前面的“底層嵌入單元”是有區(qū)別的，這里講的內(nèi)嵌專用硬核主要是指那些通用性相對較弱，不是所有FPGA器件都包含硬核。其實布線資源的優(yōu)化與使用和設(shè)計的實現(xiàn)結(jié)果有直接關(guān)系。有一些是全局性的布線資源，用于完成器件內(nèi)部的全局時鐘和全局復(fù)位／置位的布線；一些叫做長線資源，用作完成器件Bank(分區(qū))間的一些高速信號和一些第二全局時鐘信號的布線；還有一些叫做短線資源，用以完成基本邏輯單元之間的邏輯互聯(lián)和布線等。(4)豐富的布線資源布線資源連通FPGA內(nèi)部所有單元，連線的長度和工藝決定著信號在連線上的驅(qū)動能力和傳輸速度。FPGA內(nèi)部的RAM可以靈活配置為單端口RAM，雙端口RAM，F(xiàn)IFO等常用存儲結(jié)構(gòu)。(3)嵌入式RAM目前大多數(shù)FPGA內(nèi)部都內(nèi)嵌了塊RAM(Block RAM)。組合邏輯的輸入作為地址線連接到查找表，查找表中已經(jīng)事先寫入了所有可能的邏輯結(jié)果，通過地址查找到相應(yīng)的邏輯。FPGA一般是基于SRAM工藝的，其基本可編程邏輯單元幾乎都是由查找表(LUT，LookUp table)和寄存器(Register)組成的。為了使FPGA有更靈活的應(yīng)用，目前大多數(shù)FPGA的I／O單元被設(shè)計為可編程模式，即通過軟件的靈活配置，可以適配不同的電氣標(biāo)準(zhǔn)與YO物理特性；可以調(diào)整匹配阻抗特性，上下拉電阻；可以調(diào)整輸出驅(qū)動電流的大小等。FPGA的基本組成部分有可編程輸入輸出單元，基本可編程邏輯單元，嵌入式RAM，豐富的布線資源，底層嵌入功能單元，內(nèi)嵌專用硬核等。另一類基于查找表(Look．Up table)技術(shù)，用靜態(tài)存取存儲器(SRAM)工藝制造，密度高，觸發(fā)器多，多用于10000 門以上的大規(guī)模設(shè)計。其集成度很高，密度從數(shù)萬門系統(tǒng)到數(shù)千萬門系統(tǒng)不等，可以完成及其復(fù)雜的時序和組合邏輯電路功能，適用于高速，高密度的高端數(shù)字邏輯設(shè)計領(lǐng)域。(6)線性度(Linearity)實際轉(zhuǎn)換器的轉(zhuǎn)移函數(shù)與理想直線的最大偏移，不包括以上三種誤差。(4)偏移誤差(Offset Error)輸入信號為零時輸出信號不為零的值，可外接電位器調(diào)至最小。(3)量化誤差(Quantizing Error)由于AD的有限分辯率而引起的誤差，即有限分辯率AD的階梯狀轉(zhuǎn)移特性曲線與無限分辯率AD(理想AD)的轉(zhuǎn)移特性曲線(直線)之間的最大偏差。因此有人習(xí)慣上將轉(zhuǎn)換速率在數(shù)值上等同于采樣速率也是可以接受的。采樣時間則是另外一個概念，是指兩次轉(zhuǎn)換的間隔。(2)轉(zhuǎn)換速率(C