【正文】 4 或 6 個輸入、一些 選型電路（多路復用器等）和觸發(fā)器組成。 Slice 是 Xilinx 公司定義的基本邏輯單位，一個 Slice 由兩個 4 輸入的函數、進位邏輯、算術邏輯、存儲邏輯和函數復用器組成。相位環(huán)路鎖定能夠提供精確的時鐘綜合，且能夠降低抖動，并實現過濾功能。 CAM存儲器在其內部的每個存儲單元中都有一個比較邏輯，寫入 CAM 中的數據會和內部的每一個數據進行比較，并返回與端口數據相同的所有數據的地址，因而在路由的地址交換器中有廣泛的應用。當然，可以將多片塊 RAM級聯起來形成更大的 RAM，此時只受限于芯片內塊 RAM 的數量，而 不再受上面兩條原則約束。 在實際中設計者不需要直接選擇布線資源，布局布線器可自動地根據輸入邏輯網表的拓撲結構和約束條件選擇布線資源來連通各個模塊單元。 DLL 和 PLL 具有類似的功能，可以完成時鐘高精度、低抖動的倍頻和分頻，以及占空比調整和移相等功能。為了提高 FPGA 性能，芯片生產商在芯片內部集成了一些專用的硬核。 3） FPGA 內部有豐富的觸發(fā)器和 I/O 引腳。 FPGA 是由存放在片內 RAM 中的程序來設置其工作狀態(tài)的，因此，工作時需要對片內的 RAM 進行編程。FPGA 內部具有豐富的觸發(fā)器和 IO 引腳。這種 山寨 味很濃的系統早期優(yōu)勢不一定很明顯，類似 ARM 系統的境況但若能慢慢發(fā)揮出 FPGA 的優(yōu)勢，逐漸實現一些特色系統也是一種發(fā)展方向。 FPGA 發(fā)展趨勢體現在以下幾個方面 : 南昌航空大學學士 學位論文 9 1）向高密度、更大容量的千萬門系統級方向邁進 。 硬件 描述語言 (HDL) 硬件描述語言是一種用文本形式來描述和設計電路的語言。 (2)HDL 是結構化語言，可以從比較具體的角度描述硬件結構。 HDL 和傳統的原理圖輸入方法的關系就好比是高級語言和匯編語言的關系。 VeriIog HDL 任何新生事物的產生都有它的歷史沿革，早期的硬件描述語言是以一種高級語言為基礎，加上一些特殊的約定而產生的，目的是為了實現 RTL 級仿真，用以驗證設計的正確性，而不必像在傳統的手工設計過程中那樣，必須等到完成樣機后才能進行實測和調試。 1990 年 CADENCE 公司公開發(fā)表了 VerilogHDL，并成立 LVI 組 織以促進 VerilogHDL成為 IEEE標準，即 IEEE Standard l364． 1995。具體如表 所示。后來做了些修改，增加了些功能，形成新的版本TEEESTDl0761993[LRM931]。行為描述以設計層次 行為描述 結構描述 系 統 級 系統算法 系統邏輯圖 寄 存 器 數據流程圖、真值表 寄存器 ALUROL 等 輸 出 級 狀態(tài)機 分模塊描述 門 布爾方程 邏輯門觸發(fā)器鎖存器 級 真 值 表 構成的邏輯圖 版 圖 級 幾何圖形 圖形連接關系 南昌航空大學學士 學位論文 11 過程語句來表達，數據流描述實際上是 RTL 級語言的擴展，因此 VHDL 幾乎覆蓋了以往各種語句描述語言的功能，整個自頂向下或由底向上的電路設計過程都可以用VHDL 完成 [15]。 (2)復用性好。因此 VHDL 設計模塊便于在不同的設計場合重復使用。 VHDL 發(fā)展的較早，語法嚴格，而 Verilog HDL 是在 C 語言的基礎上發(fā)展起來的一種硬件描述語言、語法較自由 (目前 ASIC 設計多采用 Verilog 語言 )。國外電子專業(yè)很多在本科階段教授 VHDL，在研究生階段教 Verilog。 Quartus II 在 21 世紀初推出，是 Altera 前一代Altera 的 FPGA/CPLD 集成開發(fā)環(huán)境 MAX+plus II[25]的更新換代產品，其界面友好，使南昌航空大學學士 學位論文 12 用便捷。該軟件還可以把這些設計輸入方式綜合為一個設計體系，并允許信息在各應用程序間自由轉換。原理圖輸入效率較低，但容易實現仿真，便于信號的觀察以及電路的調整 [16]。但語言輸入必須依賴綜合器，只有好的綜合器才能把語言綜合成優(yōu)化的電路。設計者可以利用它自動打開有錯誤源的文件，并以高亮度方式顯示錯誤位置。 Compiler的 Fitter(試配 )模塊可以經過綜合的設計恰當地用一個或多個器件實現，這種自動試配功能使設計者得以從冗余的布局與布 線工作中解脫出來。在仿真時需加入激勵信號，該激勵信號可以用 QUARTUS II 軟件中的波形編譯器直接編譯成波形文件，還可以先用文本編輯器按軟件 給定的語法規(guī)則編譯成文本文件，再轉換成波形文件，也可以二者結合進行。 功能檢查完成后，首先需要進行編譯，這時應選擇帶延時的完全的編譯過程。編譯完成以后，可得到報告文件、延時文件、可仿真網絡表文件及配置文件，利用功能仿真時生成的激勵波形可進行仿真。仿真器使用編譯期間生成的二進制仿真網絡表進行功能、定時的仿真，或把組合連接起來的多個器件作為一個設計進行仿真。 3 基于 FPGA的 PCM采編器系統設計 PCM采編器系統分析及設計 PCM 遙測系統是一種常用的遙測設備。 圖 PCM 幀格式圖 圖 是一個典型的 PCM 幀格式圖。通常需要改變的參數主要是： 1)碼率 ,串行數據的速率 。 采編器可以接受兩類數據源 :一類是需經 A/D變換的模擬信號數據 。當字計數器值為 2 時，選通幀同步碼低位；當字計數器值大于 2 時， 選擇外部數據輸入。最后進行整個系統的仿真 ,實現總體要求。時鐘 CLK 經 freqdiv二分頻 ,得到串行數據經 D 觸發(fā)器發(fā)送的頻率 ,即確定了碼率。 南昌航空大學學士 學位論文 17 ` ， 南昌航空大學學士 學位論文 18 圖 PCM 采編器頂層原理 底層文件設計 底層設計為上述模塊的 VHDL 程序，包括 24 選 8 數據選擇器模塊 (MUX24_8)、 8選 1 數據選擇器模塊 (MUX8_1)、位計數器模塊 (RPLCONT1)、字計數器模塊(RPLCONT2)、譯 碼器模塊 (DECODER)。 USE 。 END mux24_8。 PROCESS(sel) BEGIN IF(sel=10)then y=ah。 END PROCESS。a=01 時，輸出為 11111001 即 bh 當 sel=bamp。USE 。 END mux8_1。a。 ELSIF(sel=011)THEN y=D(0)。 ELSIF(sel=111)THEN y=D(4)。 得到封裝模塊電路如圖 所示 ： 圖 mux8_1 模塊 仿真波形為 圖 mux8_1 模塊功能仿真波形 分析波形： (波形存在延時 ) 當 sel=000 時輸出為 0 即 D（ 3） 南昌航空大學學士 學位論文 21 當 sel=001 時輸出為 0 即 D（ 2） 當 sel=010 時輸出為 1 即 D（ 1） 當 sel=011 時輸出為 1 即 D（ 0） 當 sel=100 時輸出為 0 即 D（ 7） 當 sel=101 時輸出為 0 即 D（ 6） 當 sel=110 時輸出為 0 即 D（ 5） 當 sel=111 時輸出為 0 即 D（ 4） 實現了 8 選 1 輸出的功能。 ENTITY dffr IS PORT(clk,clr,d: IN STD_LOGIC。 BEGIN qb=NOT q_in。)THEN q_in=39。139。 END rtl。y1,y2,y3:OUT STD_LOGIC)。 COMPONENT dffr PORT(clk,clr,d: IN STD_LOGIC。 gen1:FOR i IN 0 TO 2 GENERATE U:dffr PORT MAP(clk=count_in_bar(i),clr=clr,d=count_in_bar(i+1),q=count(i), qb=count_in_bar(i+1))。y3=count(2)。 USE 。 ARCHITECTURE rtl OF rplcont2 IS SIGNAL count1: STD_LOGIC_VECTOR(6 DOWNTO 0)。039。139。 count=count1。y1 呈 +1 的形式增長而當 clr=1 時， y3amp。 4） 字計數器模塊 (RPLCONT2) 的 VHDL 程序 說明： 他的作用是對輸入的數據位進行統計，并將輸入數據的個數輸出給地址譯碼器decoder。 ENTITY rplcont2 IS PORT (clk,clr:IN STD_LOGIC。 BEGIN PROCESS(CLR,CLK) BEGIN IF CLR=39。)。 THEN count1=count1+1。 END rtl。 LIBRARY IEEE。 b,c,d,e:OUT STD_LOGIC)。 PROCESS (indata) BEGIN IF(indata=2)THEN b=39。 ELSIF(indata=3)THEN b=39。 ELSIF(indata= 4 AND indata= 102) THEN b=39。D=39。 ELSIF(indata=103 AND indata=129) THEN b=39。D=39。 END IF。 當地址為 2（ 0000010）時，輸出 b=1， c=0，即控制 mux24_8 選擇 fllb 輸入。 E848H 為所加幀同步碼， ADh 為輸入數據，結果與設計要求吻合 .輸出比輸入滯后約 2us（ 2 個時鐘周期） ,但不影響數據的正確傳輸 南昌航空大學學士 學位論文 29 結論及 展望 整個 PCM采編器的設計是根據 VHDL語言的特點，采用自頂向下的方法生成的。 本文的基于 FPGA的遙測系統 PCM采編器的設計在 QUARTUS II工具上進行的各個模塊和頂層文件的編譯和仿真 ，表明該系統是符合要求的，能夠達到準確無誤的給收集到的數據進行加數據幀和傳輸數據的。欒秀珍數字微波接力通信系統 1999 [14]侯伯亨 。徐光輝 CPLD/FPGA的開發(fā)與應用 20xx [21]魏 東 ,于立君 ,王 輝用 .VHDL 實現可編程 PCM 采編器 [J],20xx [22]侯伯亨 。