【正文】 A 的概念或范疇用得很寬。 20 世紀(jì) 90 年代，國(guó)際上電子和計(jì)算機(jī)技術(shù)較為先進(jìn)的國(guó)家，一直在積極探索新的電子電路設(shè)計(jì)方法，并在設(shè)計(jì)方法、工具等方面進(jìn)行了徹底的變革，取得了巨大成功。 對(duì)高級(jí)編程語(yǔ)言結(jié)構(gòu)，例如條件語(yǔ)句、情況語(yǔ)句和 循環(huán)語(yǔ)句 ，語(yǔ)言中都可以使用。 能夠使用內(nèi)置開(kāi)關(guān)級(jí)原語(yǔ)在開(kāi)關(guān)級(jí)對(duì)設(shè)計(jì)完整建模。 Verilog HDL 中有兩類 數(shù)據(jù)類型 ：線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。 1993 年，幾乎所有 ASIC 廠商都開(kāi)始支持 Verilog HDL，并且認(rèn)為 Verilog HDLXL是最好的仿真器。 Verilog HDL 的發(fā)展歷 史 1981 年 Gateway Automation(GDA)硬件描述語(yǔ)言公司成立。 提供強(qiáng)有力的文件讀寫(xiě)能力。這些值也能夠用于與期望值比較，在不匹配的情況下，打印報(bào)告消息。 Verilog HDL 不再是某些公司的專有語(yǔ)言而是 IEEE 標(biāo)準(zhǔn)。 開(kāi)關(guān)級(jí)基本結(jié)構(gòu)模型，例如 pmos 和 nmos 等也被內(nèi)置在語(yǔ)言中。因此，用這種語(yǔ)言編寫(xiě)的模型能夠使用 Verilog 仿真器進(jìn)行驗(yàn)證。兩種HDL 均為 IEEE 標(biāo)準(zhǔn) 。 Quartus 平臺(tái)與Cadence、 ExemplarLogic、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA 供應(yīng)商的開(kāi)發(fā)工具相兼容。 此外， Quartus II 通過(guò)和 DSP Builder 工具與 Matlab/Simulink 相結(jié)合，可以方便地實(shí)現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開(kāi)發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開(kāi)發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開(kāi)發(fā)平臺(tái)。 在數(shù)字電子技術(shù)中應(yīng)用的最多的 時(shí)序邏輯電路 。 如果按照計(jì)數(shù)過(guò)程中數(shù)字增減分類，又可將計(jì)數(shù)器分為加法計(jì)數(shù)器、減法計(jì)數(shù)器和 可逆計(jì)數(shù)器 ，隨時(shí)鐘信號(hào)不斷增加的為加法計(jì)數(shù)器，不斷減少的為減法計(jì)數(shù)器，可增可減的叫做可逆計(jì)數(shù)器。在模擬及數(shù) 字集成電路設(shè)計(jì)當(dāng)中 , 靈活地選擇與使用計(jì)數(shù)器可以實(shí)現(xiàn)很多復(fù)雜的功能 , 可以大量減少電路設(shè)計(jì)的復(fù)雜度和工作量。 關(guān)鍵詞 ： 計(jì)數(shù)器 ； VerilogHDL； QuartusⅡ ； FPGA； 通信 102班，姓名 青瓜 基于 FPGA的計(jì)數(shù)器 設(shè)計(jì) II Abstract This course is designed to plete a one decimal counter design. The counter is LSI structure in one of the most widely used. In the analog and digital IC designs, the flexibility to select the counter can achieve a lot with the use of plex functions, can significantly reduce the plexity of circuit design and workload. Discusses a presettable down counter design, using Ver ilog H DL language designed a synchronous presettable down counter, the counter can be implemented according to the control signals are counted Addition and subtraction counting from a given the preset starts counting, and gives detailed VerilogHDL source code. Finally, the design of the incentive code its simulation, experimental results show that the design meets the functional requirements, you can achieve the intended function. Key words: Decimal counter。 計(jì)數(shù)是一種最簡(jiǎn)單基本的運(yùn)算，計(jì)數(shù)器就是實(shí)現(xiàn)這種運(yùn) 算的 邏輯電路 ，計(jì)數(shù)器在數(shù)字系統(tǒng)中主要是對(duì)脈沖的個(gè)數(shù)進(jìn)行計(jì)數(shù)，以實(shí)現(xiàn)測(cè)量、計(jì)數(shù)和控制的功能，同時(shí)兼有分頻功能，計(jì)數(shù)器是由基本的計(jì)數(shù)單元和一些控制門(mén)所組成，計(jì)數(shù)單元?jiǎng)t由一系列具有存儲(chǔ)信息功能的各類觸發(fā)器構(gòu)成，這些觸發(fā)器有 RS 觸發(fā)器、 T 觸發(fā)器、 D 觸發(fā)器及 JK觸發(fā)器等。 通信 102班，姓名 青瓜 基于 FPGA的計(jì)數(shù)器 設(shè)計(jì) 2 第 2 章 設(shè)計(jì) 環(huán)境 Quartus II 軟件簡(jiǎn)介 Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫(kù)，使用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。 Altera 在 Quartus II 中包含了許多諸如SignalTap II、 Chip Editor 和 RTL Viewer 的設(shè)計(jì)輔助工具，集成了 SOPC 和 HardCopy設(shè)計(jì)流程，并且繼承了 Maxplus II 友好的圖形界面及簡(jiǎn)便的使用方法。 經(jīng)過(guò)改進(jìn)的視頻和圖像處理 (VIP)套裝以及視頻接 口 IP—— 通過(guò)具有邊緣自適應(yīng)算法的 Scaler II MegaCore 功能以及新的 AvalonStreaming (AvalonST)視頻監(jiān)視和跟蹤系統(tǒng) IP 內(nèi)核，簡(jiǎn)化了視頻處理應(yīng)用的開(kāi)發(fā)。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進(jìn)行時(shí)序建模。但是， Verilog HDL 語(yǔ)言的核心子集非常易于學(xué)習(xí)和使用，這對(duì)大多數(shù)建模應(yīng)用來(lái)說(shuō)已經(jīng)足夠。這些方式包括：行為描述方式 — 使用過(guò)程化結(jié)構(gòu)建模；數(shù)據(jù)流方式 — 使用連續(xù)賦值語(yǔ)句方式建模；結(jié)構(gòu)化方式 — 使用門(mén)和模通信 102班，姓名 青瓜 基于 FPGA的計(jì)數(shù)器 設(shè)計(jì) 5 塊實(shí)例語(yǔ)句描述建模。PLI 是允許外部函數(shù)訪問(wèn) Verilog 模塊內(nèi)信息、允許設(shè)計(jì)者與模擬器交互的例程集合。 Verilog HDL 的混合方式建模能 力，即在一個(gè)設(shè)計(jì)中每個(gè)模塊均可以在不同設(shè)計(jì)層次上建模。1985 年 Moorby 推出它的第三個(gè)商用仿真器 VerilogXL,獲得了巨大的成功，從而使得Verilog HDL 迅速得到推廣應(yīng)用。 1986 年 Moorby 對(duì) Verilog HDL 的發(fā)展又做出另一個(gè)巨大的貢獻(xiàn)，提出了用于快速門(mén)級(jí)仿真的 XL 算法。 主要 應(yīng)用 下面列出的是 Verilog 硬件描述語(yǔ)言的主要能力： 提供顯式語(yǔ)言結(jié)構(gòu)指定設(shè)計(jì)中的端口到端口的時(shí)延及路徑時(shí)延和設(shè)計(jì)的時(shí)序檢查。 能夠描述層次設(shè)計(jì)，可使用模 塊實(shí)例結(jié)構(gòu)描述任何層次。 Verilog HDL 語(yǔ)言的描述能力能夠通過(guò)使用編程語(yǔ)言接口（ P L I）機(jī)制進(jìn)一步擴(kuò)展。 通信 102班，姓名 青瓜 基于 FPGA的計(jì)數(shù)器 設(shè)計(jì) 8 在 Verilog HDL 的混合方式建模能力，即在一個(gè)設(shè)計(jì)中每個(gè)模塊均可以在不同設(shè)計(jì)層次上建模。 這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過(guò)程和設(shè)計(jì)觀念，促進(jìn)了 EDA技術(shù)的迅速發(fā)展。例如在飛機(jī)制造過(guò)程中，從設(shè)計(jì)、性能測(cè)試及特性分析直到飛行模擬，都可能涉及到 EDA 技術(shù)。 圖 31 總 設(shè)計(jì) 圖 輸入 模塊 輸入端由輸入時(shí)鐘信號(hào)和清零控制輸入構(gòu)成，用來(lái)接收輸入信號(hào)，實(shí)現(xiàn)對(duì)信號(hào)的控制計(jì)數(shù)。它主要的指標(biāo)在于計(jì)數(shù)器的位數(shù)，常見(jiàn)的有 3 位和 4 位的。h0。 endmodule alway