【正文】 象的數(shù)據(jù)存儲元件。 設(shè)計的規(guī)模可以是任意的；語言不對設(shè)計的規(guī)模（大?。┦┘尤魏蜗拗?。 人和機器都可閱讀 Verilog 語言，因此它可作為 EDA 的工具和設(shè)計者之間的交互語言。PLI 是允許外部函數(shù)訪問 Verilog 模塊內(nèi)信息、允許設(shè)計者與模擬器交互的例程集合。 能夠使用內(nèi)置開關(guān)級原語在開關(guān)級對設(shè)計完整建模。 Verilog HDL 能夠監(jiān)控模擬驗證的執(zhí)行，即模擬驗證執(zhí)行過程中設(shè)計的值能夠被監(jiān)控和顯示。 在行為級描述中， Verilog HDL 不僅能夠在 RTL 級上進(jìn)行設(shè)計描述，而且能夠在體系結(jié)構(gòu)級描述及其算法級行為上進(jìn)行設(shè)計描述。 Verilog HDL 的混合方式建模能 力，即在一個設(shè)計中每個模塊均可以在不同設(shè)計層次上建模。（按位與）和（按位或）。 可以顯式地對并發(fā)和定時進(jìn)行建模。 語言在特定情況下是非確定性的，即在不同的模擬器上模型可以產(chǎn)生不同的結(jié)果；例如，事件隊列上的事件順序在標(biāo)準(zhǔn)中沒有定義。1985 年 Moorby 推出它的第三個商用仿真器 VerilogXL,獲得了巨大的成功，從而使得Verilog HDL 迅速得到推廣應(yīng)用。 1990年 CADENCE公司公開發(fā)表了 Verilog HDL,并成立 LVI 組織以促進(jìn) Verilog HDL 成為 IEEE 標(biāo)準(zhǔn)，即 IEEE Standard 13641995. Verilog HDL 的最大特點就是易學(xué)易用，如果有 C 語言的編程經(jīng)驗，可以在一個較短的時間內(nèi)很快的學(xué)習(xí)和掌握，因而可以把 Verilog HDL 內(nèi)容安排在與 ASIC 設(shè)計等相關(guān)課程內(nèi)部進(jìn)行講授，由于 HDL 語言本身是專門面向硬件與系統(tǒng)設(shè)計的，這樣的安排可以使學(xué)習(xí)者同時獲得設(shè)計實際電路的經(jīng)驗。但Verilog HDL 較自由的語法，也容易造成初學(xué)者犯一些錯誤，這一點要注意。 1983 年該公司的 Philip Moorby 首創(chuàng)了 Verilog HDL， Moorby 后來成為 Verrlog HDLXL 的主要設(shè)計者和 Cadence 公司的第一合伙人。 1986 年 Moorby 對 Verilog HDL 的發(fā)展又做出另一個巨大的貢獻(xiàn)，提出了用于快速門級仿真的 XL 算法。 1987 年 Synonsys 公司開始使用 Verilog HDL 行為語言作為綜合工具的輸入。 1990 年初 Cadence 公司把 Verilong HDL 和 Verilong HDLXL 分開，并 公開發(fā)布了 Verilog OVI（ Open Verilog HDL International）組織負(fù)責(zé) Verilog HDL的發(fā)展， OVI 由 Verilog HDL 的使用和 CAE 供應(yīng)商組成，制定標(biāo)準(zhǔn)。同時， OVI 推出 版本的 Verilong HDL 規(guī)范， IEEE 接收將 OVI 的Verilong 作為 IEEE 標(biāo)準(zhǔn)的提案。 主要 應(yīng)用 下面列出的是 Verilog 硬件描述語言的主要能力： 用戶定義的 原語 既可以是組合邏輯原語，也可以是時序邏輯原語。 開關(guān)級基本結(jié)構(gòu)模型，例如 pmos 和 nmos 等也被內(nèi)置在語言中。 提供顯式語言結(jié)構(gòu)指定設(shè)計中的端口到端口的時延及路徑時延和設(shè)計的時序檢查。 可采用三種不同方式或混合方式對設(shè)計建模。 線網(wǎng)類型表示構(gòu)件間的物理連線，而寄存器類型表示抽象的數(shù)據(jù)存儲元件。 能夠描述層次設(shè)計，可使用模 塊實例結(jié)構(gòu)描述任何層次。 設(shè)計的規(guī)模可以是任意的；語言不對設(shè)計的規(guī)模（大小）施加任何限制。 Verilog HDL 不再是某些公司的專有語言而是 I E E E 標(biāo)準(zhǔn)。 人和機器都可閱讀 Verilog 語言，因此它可作為 E D A 的工具和設(shè)計者之間的交互語言。 Verilog HDL 語言的描述能力能夠通過使用編程語言接口（ P L I）機制進(jìn)一步擴展。 通信 102班，姓名 青瓜 基于 FPGA的計數(shù)器 設(shè)計 8 這些值也能夠用于與期望值比較，在不匹配的情況下，打印報告消息。 在行為級描述中， Verilog HDL 不僅能夠在 RT L 級上進(jìn)行設(shè)計描述，而且能夠在 體系結(jié)構(gòu) 級描述及其算 法級行為上進(jìn)行設(shè)計描述。 能夠使用門和模塊實例化語句在結(jié)構(gòu)級進(jìn)行結(jié)構(gòu)描述。 在 Verilog HDL 的混合方式建模能力，即在一個設(shè)計中每個模塊均可以在不同設(shè)計層次上建模。 Verilog HDL 還具有內(nèi)置邏輯函數(shù)，例如 amp。 Electronic Design Automation EDA 是電子設(shè)計自動化（ Electronic Design Automation）的縮寫，在 20 世紀(jì) 60 年代中期從計算機輔助設(shè)計（ CAD）、計算機輔助制造（ CAM）、計算機輔助測試（ CAT）和計算機輔助工程（ CAE）的概念發(fā)展而來的。在電子技術(shù)設(shè)計領(lǐng)域，可編程邏輯器件（如 CPLD、 FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計帶來了極大的靈活性。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法、設(shè)計過程和設(shè)計觀念，促進(jìn)了 EDA技術(shù)的迅速發(fā)展。 EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計的效率和可操作性，減輕了設(shè)計者的勞動強度。 利用 EDA 工具，電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計電子系統(tǒng)，大 量工作可以通過計算機完成，并可以將電子產(chǎn)品從電路設(shè)計、性能分析到設(shè)計出 IC 版圖或 PCB 版圖的整個過程的計算機上自動處理完成。包括在機械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個領(lǐng)域，都有 EDA 的應(yīng)用。例如在飛機制造過程中，從設(shè)計、性能測試及特性分析直到飛行模擬，都可能涉及到 EDA 技術(shù)。 EDA 設(shè)計可分為系統(tǒng)級、電路級和物理實 現(xiàn)級。一個設(shè)計的結(jié)構(gòu)可使用開關(guān)級原語、門級原語和用戶定義的原語方式描述 。 時序行為使用過程結(jié)構(gòu)描述。 圖 31 總 設(shè)計 圖 輸入 模塊 輸入端由輸入時鐘信號和清零控制輸入構(gòu)成，用來接收輸入信號，實現(xiàn)對信號的控制計數(shù)。寄存器是有限存貯容量的高速存貯部件，它們可用來暫存指令、數(shù)據(jù)和地址。在中央處理器的算術(shù)及邏輯部件中，包含的寄存器有累加器(ACC)。計數(shù)器在數(shù)字系統(tǒng)中應(yīng)用廣泛，如在電子計算機的控制器中對指令地址進(jìn)行計數(shù)，以便順序取出下一條指令，在運算器中作乘法、除法運算時記下加法、減法次數(shù)，又如在數(shù)字儀器中對脈沖的計數(shù)等等。它主要的指標(biāo)在于計數(shù)器的位數(shù)，常見的有 3 位和 4 位的。 module jishuqi(iclk,rst_n,q,overflow)。 input rst_n。 output overflow。h0。h9 == q) q = 439。 else q = q + 439。 end end assign overflow = 439。 endmodule always 語句 always (posedge iclk or negedge rst_n) always 語句用來實現(xiàn)程序的循環(huán)。h9 == q) q = 439。 通信 102班，姓名 青瓜 基于 FPGA的計數(shù)器 設(shè)計 14 else q = q + 439。 if— else 語句用來判斷是否達(dá)到條件，達(dá)到擇執(zhí)行，否則不執(zhí)行語句 第 5 章 波形 仿真 由波形仿真可知，當(dāng)復(fù)位沒有按下時 ， 計數(shù)器累計加數(shù) ， 復(fù)位 按下是 ，輸出 數(shù)據(jù)清零。為了檢驗所設(shè)計的電路的正確性 ,用仿真工具進(jìn)行仿真驗證 , 得出了正確的實驗數(shù)據(jù)。要實現(xiàn) 意見具體的事件判斷和做出反應(yīng)，實現(xiàn)自動化。 input iclk。 output reg [3:0]q。 always (posedge iclk or negedge rst_n) begin if(~rst_n) q = 439。 else begin if(439。h0。h1。h9 == q。