【正文】 言為邏輯描述手段完成設計文件，自動地完成邏輯編譯、邏輯化簡、邏輯綜合、布局布線，以及邏輯優(yōu)化和仿真測試，直至實現既定的電子電路的功能。3)狀態(tài)圖輸入。u 硬件測試對含有載入了編程文件的可編程邏輯器件的硬件系統(tǒng)進行統(tǒng)一的測試。1)計算機及操作系統(tǒng)2)MAX+Plus II 或Quartus II 軟件 3)編程電纜（可選），包括圖形輸入、文本輸入等 （一）設計原理圖或VHDL源程序203130705岳慧慧電子設計自動化技術EDA實習報告1)原理圖我設計了一個半加器，A和B是輸入端，C是進位輸出，D是加法輸出以上為采用圖形輸入法完成的一個二輸入半加器電路 2）VHDL源程序O（二）器件及管腳邏分配圖203130705岳慧慧 5電子設計自動化技術EDA實習報告與門的兩個輸入A 和B 分配給管腳3 與2，輸出C分配給管腳44，輸出O分配給管腳43，所選器件為EPM3032ALC444。得出的結論是根據波形圖結果，波形符合邏輯關系，無毛刺，十分完美地實現二輸入半加器。首先給出設計原理并提出實現方案，經指導教師同意后，通過設計輸入、編譯綜合、仿真驗證等過程完成并驗證設計。分析可得，通過二輸入與門，非門，或門，輸出的S為兩者之和，C0為輸出進位。得出的結論是根據波形圖結果，波形符合邏輯關系，無毛刺，十分完美地實現一位全加器。203130705岳慧慧電子設計自動化技術EDA實習報告（二）器件及管腳邏分配圖管腳分配情況如圖，所選器件為EPM3032ALC444。我發(fā)現用VHDL硬件描述語言的形式來進行數字系統(tǒng)的設計方便靈活，利用EDA軟件進行編譯優(yōu)化仿真極大地減少了電路設計時間和可能發(fā)生的錯誤，降低了開發(fā)成本，這種設計方法必將在未來的數字系統(tǒng)設計中發(fā)揮越來越重要的作用。END ENCODER。039。重新啟動加計數；減計數時，計數到‘0’后，再來一個計數脈沖，計數器從‘10’開始，重新啟動減計數。203130705岳慧慧電子設計自動化技術EDA實習報告（二）器件及管腳邏分配圖管腳分配情況如圖，所選器件為EPM3032ALC444。附：參考程序LIBRARY IEEE。1．計算機及操作系統(tǒng)2．MAX+Plus II 或Quartus II 軟件 3．編程電纜（可選）① 根據所學相關知識，運用MAX+PLUS II 或Quartus II 軟件的文本文件輸入方法，編寫VHDL 程序，實現8 位循環(huán)移位寄存器的設計。203130705岳慧慧電子設計自動化技術EDA實習報告（三）調試編譯與仿真波形調試編譯編譯結果正確，無錯誤，但是有一個警告。雖然不管時鐘處于高電平或低電平時，串行輸入端的數據都可以被改變，但只有滿足建立條件203130705岳慧慧電子設計自動化技術EDA實習報告 的信息才能被輸入。我采用圖形編程法實現了8位循環(huán)移位寄存器的設計，并完成了電路的設計編譯、綜合、邏輯仿真、時間分析，結果表明采用ALTRA的CPLD器件設計的8位循環(huán)移位寄存器，時間延遲為3ns。DOUT: BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0))。前者以微細加工技術為代表，目前已進入超深亞微米階段，可以在幾平方厘米的芯片上集成幾千萬個晶體管；后者的核心就是電子設計自動化EDA（lectronic Design Automatic）技術。LR : IN STD_LOGIC。不過最后在查閱相關資料后明白了自己是少了一些過程。通過資料我知道了74HC164是8位移位寄存器，當其中一個（或二個）選通串行輸入端的低電平禁止進入新數據，并把第一個觸發(fā)器在下一個時鐘脈沖來后復位到低電平時，門控串行輸入端（A 和B）可完全控制輸入數據。首先根據前文所述，對照真值表203130705岳慧慧電子設計自動化技術EDA實習報告 的列出的不同輸入邏輯狀態(tài)，分情況依次輸出于輸入的對應關系，而后編譯綜合，由開發(fā)系統(tǒng)自行實現電路功能。真值表 位循環(huán)移位寄存器的真值表如下：移位開始，循環(huán)左移時，CP 上每來一個脈沖升沿，寄存器從輸出從低位開始依次左移一位，同時最高位給最低位。得出的結論是根據波形圖結果，波形符合邏輯關系，無毛刺，十分完美地實現10 進制計數器的功能。2）VHDL程序83優(yōu)先編碼器的VHDL描述有多種方法，設計過程中可以根據真值表采用case?when語句、with?select語句、if?then結構等多種手段實現，也可以根據真值表分析輸入輸出間的邏輯關系，根據邏輯關系寫出其布爾表達式，根據布爾代數式調用基本邏輯門元件實現83優(yōu)先編碼器。真值表203130705岳慧慧電子設計自動化技術EDA實習報告 進制計數器的真值表如下：計數開始，計數器從計數初值開始做加計數或減計數。039。Y : OUT STD_LOGIC_VECTOR(2 DOWNTO 0)。同時復習加法器的原理，掌握加法器的設計實現方法，我完成的主要工作是設計了數字系統(tǒng)設計中常用的一個38優(yōu)先編碼器，并且利用波形仿真驗證ＶＨＤＬ程序和原理圖的正確性。2）VHDL程序83優(yōu)先編碼器的VHDL描述有多種方法，設計過程中可以根據真值表采用case?when語句、with?select語句、if?then結構等多種手段實現，也可以根據真值表分析輸入輸出間的邏輯關系，根據邏輯關系寫出其布爾表達式，根據布爾代數式調用基本邏輯門元件實現83優(yōu)先編碼器。同時復習加法器的原理，掌握加法器的設計實現方法，我完成的主要工作是設計了數字系統(tǒng)設計中常用的一個半加器。1）四位全加器原理圖203130705岳慧慧電子設計自動化技術EDA實習報告2）器件及管腳邏分配圖203130705岳慧慧電子設計自動化技術EDA實習報告管腳分配情況如圖，所選器件為EPM3032ALC444。將4個1位全加器級聯構成四位全加器。同時復習加法器的原理，掌握加法器的設計實現方法，我完成的主要工作是設計了數字系統(tǒng)設計中常用的一個半加器。6)初步掌握VHDL語言和原理圖的設計輸入，編譯，仿真和調試過程，理解VHDL語言的基本特點包括結構、語法、數據類型等。3)時序仿真的結果接近真實器件的運行特性。2)原理圖輸入。所以我們需要更好的工具來幫助我們完成設計任務。LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。second1_out:out std_logic_vector(3 downto 0)。掃描儀模塊VHDL程序見附錄四: 仿真波形如下：封裝如下圖：7段LED模塊：根據動態(tài)掃描儀的片選信號來依次點亮我們所需的時間。三、實驗主要儀器設備和材料計算機,開發(fā)環(huán)境MAXPLUSII,ZY11EDA實驗系統(tǒng)，VHDL語言。u9:lpm_counter0 port map(clk,q(25)=clk1,q(15)=clk2,q(17)=clk3)。begin u0:testpl port map(clk1,tsten,clr,load)。譯碼器ponent ymq待調用的譯碼器端口定義 port(d_in: in std_logic_vector(3 downto 0)。clr_t:out std_logic。c10: out std_logic)。led: out std_logic_vector(7 downto 0)。輸出8位信號 end ymq。對應數碼管的輸出process(clk,datain)begin case clk is when “11”= dataout dataout dataout dataoutNULL。數碼管掃描頻率datain: in std_logic_vector(15 downto 0)。計數進位 end t10。event and clk=39。use 。lpm_width : natural)。use 。when “00111110”=d:=“11111110”。when “00110110”=d:=“11011001”。when “00101110”=d:=“01100000”。when “00100110”=d:=“00011010”。when “00011110”=d:=“00000001”。when “00010110”=d:=“00110101”。when “00001110”=d:=“10010110”。when “00000110”=d:=“11101001”。else tmp:=tmp+1。 thend:=“00000000”。architecture behav of sin is signal a:bit。039。use 。d1d2d3d4分別連接四個波形發(fā)生模塊y: out std_logic_vector(7 downto 0))。END IF。stateEND IF。END CASE。WHEN write_cgram= rsdata IF datat=8 THEN num:=num+1。VARIABLE datat:INTEGER RANGE 0 TO 15。EVENT AND clk=39。END COMPONENT。d1,d2: in std_logic_vector(7 downto 0)。TYPE ram_array0 IS ARRAY(0 TO 7)OF STD_LOGIC_VECTOR(7 DOWNTO 0)。clear_display清屏。set:in std_logic。Altera在Quartus II 中包含了許多諸如SignalTap II、Chip Editor和RTL Viewer的設計輔助工具，集成了SOPC和HardCopy設計流程，并且繼承了Maxplus II 友好的圖形界面及簡便的使用方法。這樣在實際做實驗時，可以把許多設計型實驗的難度降低，同時能有更多的時間讓實驗者動手做實驗，研究問題，提高實驗效率。EDA技術是以計算機為工具，根據硬件描述語言HDL（Hardware Description language）完成的設計文件，自動地完成邏輯編譯、化簡、分割、綜合及優(yōu)化、布局布線、仿真以及對于特定目標芯片的適配編譯和編程下載等工作。039。)。ENTITY CNT10 IS PORT(CLK,RST,EN : IN STD_LOGIC。ARCHITECTURE bhv OF DFF1 I SIGNAL Q1 : STD_LOGIC。u2:mux21aPORTMAP(a=a1,b=temp,s=s1,y=outy)。039。ARCHITECTURE one OF mux21a IS BEGIN PROCESS(a,b,s)BEGIN IF s = 39。SIGNAL temp:BIT BEGIN u1:mux21a PORT MAP(a=a2,b=a3,s=s0,y=temp)。END。USE 。039。允許計數, 檢測是否小于9ELSECQI :=(OTHERS =39。輸出七段數碼狀態(tài)機 輸入01輸出第二篇：EDA實習報告EDA實驗報告系別：班級：姓名：學號：目錄 II軟件介紹EDA是電子設計自動化（Electronic Design Automation）縮寫。通過虛擬實驗使實驗者在進入真實實驗前就能對預做的實驗有相當的了解，甚至可以預測到實驗的結果。目前Altera已經停止了對Maxplus II 的更新支持，Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。SINT:in std_logic_VECTOR(1 downto 0)。ARCHITECTURE fwm OF boxing4 ISTYPE states IS(clear_display,set_initial,set_cgram,write_cgram,set_addram1,diaplay_cgram,set_addram2,diaplay_cgrom)。diaplay_cgrom顯示 cgrom 字符 SIGNAL state:states。COMPONENT choice4_1PORT(s:in std_logic_vector(1 downto 0)。da:out std_logic_vector(7 downto 0))。BEGINIF clk39。PROCESS(lcd_clk)CONSTANT cgram : ram_array1:=(自定義 8 個 5*8 字符的字模(X“00”,X“0E”,X“00”,X“0E”,X“00”,X“1F”,X“00”,X“00”),SAN(X“04”,X“1F”,X“04”,X“07”,X“05”,X“09”,X“13”,X“01”),FANG(X“00”,X“1f”,X“04”,X“04”,X“17”,X“14”,X“14”,X“1f”),ZHENG(X“0E”,X“02”,X“0E”,X“08”,X“08”,X“0e”,X“02”,X“0e”),ZUO XIAN(X“04”,X“1E”,X“04”,X“08”,X“1e”,X“04”,X“09”,X“1f”),YOU XIAN(X“00”,X“13”,X“0A”,X“03”,X“1a”,X“02”,X“0a”,X“13”),ZUO BO(X“08”,X“1F”,X“09”,X“1E”,X“14”,X“08”,X“14”,X“03”),YOU BO(X“18”,X“18”,X“07”,X“08”,X“08”,X“08”,X“07”,X“00”)℃字符數據存儲器)。WHEN set_cgram=rsdataIF num END IF。WHEN set_addram2=rsdataWHEN diaplay_cgrom=rsIF datat=0 THEN data