【正文】 N dataELSIF datat=12 THEN dataELSIF datat=13 THEN dataELSIF datat=14 THEN dataELSE dataEND IF。t:=“00000000”。WHEN set_cgram=rsdataIF num END IF。BEGINwait until net3=39。PROCESS(lcd_clk)CONSTANT cgram : ram_array1:=(自定義 8 個(gè) 5*8 字符的字模(X“00”,X“0E”,X“00”,X“0E”,X“00”,X“1F”,X“00”,X“00”),SAN(X“04”,X“1F”,X“04”,X“07”,X“05”,X“09”,X“13”,X“01”),FANG(X“00”,X“1f”,X“04”,X“04”,X“17”,X“14”,X“14”,X“1f”),ZHENG(X“0E”,X“02”,X“0E”,X“08”,X“08”,X“0e”,X“02”,X“0e”),ZUO XIAN(X“04”,X“1E”,X“04”,X“08”,X“1e”,X“04”,X“09”,X“1f”),YOU XIAN(X“00”,X“13”,X“0A”,X“03”,X“1a”,X“02”,X“0a”,X“13”),ZUO BO(X“08”,X“1F”,X“09”,X“1E”,X“14”,X“08”,X“14”,X“03”),YOU BO(X“18”,X“18”,X“07”,X“08”,X“08”,X“08”,X“07”,X“00”)℃字符數(shù)據(jù)存儲(chǔ)器)。IF coutELSIF coutELSE cout:=0。BEGINIF clk39。u3: choice4_1 PORT MAP(s=SINT,d1=net1,d2=net2,y=YOUT)。da:out std_logic_vector(7 downto 0))。COMPONENT fangbo PORT(clkf,rf:in std_logic。COMPONENT choice4_1PORT(s:in std_logic_vector(1 downto 0)。SIGNAL data1,data2,data3:INTEGER RANGE 0 TO 9。diaplay_cgrom顯示 cgrom 字符 SIGNAL state:states。write_cgram字模寫入 cgram。ARCHITECTURE fwm OF boxing4 ISTYPE states IS(clear_display,set_initial,set_cgram,write_cgram,set_addram1,diaplay_cgram,set_addram2,diaplay_cgrom)。rs,rw,en,lcdon,lcdbon : OUT STD_LOGIC。SINT:in std_logic_VECTOR(1 downto 0)。USE 。目前Altera已經(jīng)停止了對(duì)Maxplus II 的更新支持，Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫(kù)，使用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。通過(guò)虛擬實(shí)驗(yàn)使實(shí)驗(yàn)者在進(jìn)入真實(shí)實(shí)驗(yàn)前就能對(duì)預(yù)做的實(shí)驗(yàn)有相當(dāng)?shù)牧私猓踔量梢灶A(yù)測(cè)到實(shí)驗(yàn)的結(jié)果。設(shè)計(jì)者可利用HDL程序來(lái)描述所希望的電路系統(tǒng)，規(guī)定器件結(jié)構(gòu)特征和電路的行為方式；然后利用綜合器和適配器將此程序編程能控制FPGA和CPLD內(nèi)部結(jié)構(gòu)，并實(shí)現(xiàn)相應(yīng)邏輯功能的的門級(jí)或更底層的結(jié)構(gòu)網(wǎng)表文件或下載文件。輸出七段數(shù)碼狀態(tài)機(jī) 輸入01輸出第二篇：EDA實(shí)習(xí)報(bào)告EDA實(shí)驗(yàn)報(bào)告系別：班級(jí)：姓名：學(xué)號(hào)：目錄 II軟件介紹EDA是電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation）縮寫。END IF。允許計(jì)數(shù), 檢測(cè)是否小于9ELSECQI :=(OTHERS =39。139。039。END CNT10ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS(CLK, RST, EN)VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0)。USE 。139。END。USE 。SIGNAL temp:BIT BEGIN u1:mux21a PORT MAP(a=a2,b=a3,s=s0,y=temp)。ENTITY muxk ISPORT(a1,a2,a3,s0,s1:I outy:OUT BIT)。ARCHITECTURE one OF mux21a IS BEGIN PROCESS(a,b,s)BEGIN IF s = 39。第一篇：EDA實(shí)習(xí)圖信息10209二，利用quartus2軟件及VHDL語(yǔ)言設(shè)計(jì)組合邏輯電路 雙2選1多路選擇器先做2選1ENTITY mux21a IS PORT(a, b, s: IN BIT。039。END ENTITY muxk。u2:mux21aPORTMAP(a=a1,b=temp,s=s1,y=outy)。ENTITY DFF1 I PORT(CLK : IN STD_LOGIC。ARCHITECTURE bhv OF DFF1 I SIGNAL Q1 : STD_LOGIC。THEN Q1 END PROCESS。ENTITY CNT10 IS PORT(CLK,RST,EN : IN STD_LOGIC。BEGINIF RST = 39。)。 THEN檢測(cè)時(shí)鐘上升沿IF EN = 39。039。END IF。EDA技術(shù)是以計(jì)算機(jī)為工具，根據(jù)硬件描述語(yǔ)言HDL（Hardware Description language）完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合及優(yōu)化、布局布線、仿真以及對(duì)于特定目標(biāo)芯片的適配編譯和編程下載等工作。目前，就FPGA/CPLD開(kāi)發(fā)來(lái)說(shuō)，比較常用和流行的HDL主要有ABELHDL、AHDL和VHDL[1]。這樣在實(shí)際做實(shí)驗(yàn)時(shí)，可以把許多設(shè)計(jì)型實(shí)驗(yàn)的難度降低，同時(shí)能有更多的時(shí)間讓實(shí)驗(yàn)者動(dòng)手做實(shí)驗(yàn)，研究問(wèn)題，提高實(shí)驗(yàn)效率。對(duì)第三方EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三放EDA工具。Altera在Quartus II 中包含了許多諸如SignalTap II、Chip Editor和RTL Viewer的設(shè)計(jì)輔助工具，集成了SOPC和HardCopy設(shè)計(jì)流程，并且繼承了Maxplus II 友好的圖形界面及簡(jiǎn)便的使用方法。USE 。set:in std_logic。YOUT:out std_logic_vector(7 downto 0)。clear_display清屏。set_addram1設(shè)置顯示 cgram 字符的 addram 地址。TYPE ram_array0 IS ARRAY(0 TO 7)OF STD_LOGIC_VECTOR(7 DOWNTO 0)。signal n:std_logic。d1,d2: in std_logic_vector(7 downto 0)。qf:out std_logic_vector(7 downto 0))。END COMPONENT。en PROCESS(clk)CONSTANT m : INTEGER:=50000。EVENT AND clk=39。END IF。VARIABLE datat:INTEGER RANGE 0 TO 15。039。WHEN write_cgram= rsdata IF datat=8 THEN num:=num+1。stateEND IF。END CASE。WHEN write_cgram= rsdata IF datat=8 THEN num:=num+1。stateEND IF。END CASE。END IF。use 。d1d2d3d4分別連接四個(gè)波形發(fā)生模塊y: out std_logic_vector(7 downto 0))。end process。use 。end entity。039。use 。architecture behav of sin is signal a:bit。)then avariable tmp:std_logic_vector(7 downto 0)。 thend:=“00000000”。 then if a39。else tmp:=tmp+1。when “00000010”=d:=“11111100”。when “00000110”=d:=“11101001”。when “00001010”=d:=“11000101”。when “00001110”=d:=“10010110”。when “00010010”=d:=“01100011”。when “00010110”=d:=“00110101”。when “00011010”=d:=“00010011”。when “00011110”=d:=“00000001”。when “00100010”=d:=“00000001”。when “00100110”=d:=“00011010”。when “00101010”=d:=“01000000”。when “00101110”=d:=“01100000”。when “00110010”=d:=“10100010”。when “00110110”=d:=“11011001”。when “00111010”=d:=“11101111”。when “00111110”=d:=“11111110”。end if。use 。architecture syn of lpm_counter0 is signal sub_wire0 : std_logic_vector(26 downto 0)。lpm_width : natural)。begin q “up”，lpm_port_updown = “port_unused”，lpm_type = “l(fā)pm_counter”，lpm_width = 27)port map（clock = clock，q = sub_wire0)。use 。計(jì)數(shù)器清零信號(hào) load:out std_logic)。event and clk=39。use 。計(jì)數(shù)進(jìn)位 end t10。 then cqiprocess(cqi)begin if cqi=“1001” then c10數(shù)碼管控制器 library ieee。數(shù)碼管掃描頻率datain: in std_logic_vector(15 downto 0)。architecture art of led is signal clk: std_logic_vector(1 downto 0)。對(duì)應(yīng)數(shù)碼管的輸出process(clk,datain)begin case clk is when “11”= dataout dataout dataout dataoutNULL。七段數(shù)碼管的譯碼器 library IEEE。輸出8位信號(hào) end ymq。end art。led: out std_logic_vector(7 downto 0)。q: OUT STD_LOGIC_VECTOR(26 DOWNTO 0))。c10: out std_logic)。dout: out std_logic_vector(15 downto 0))。clr_t:out std_logic。datain: in std_logic_vector(15 downto 0)。譯碼器ponent ymq待調(diào)用的譯碼器端口定義 port(d_in: in std_logic_vector(3 downto 0)。clk1為1Hz信號(hào),clk2為被測(cè)信號(hào),clk3為數(shù)碼管掃描信號(hào)signal tsten,clr,load: std_logic。begin u0:testpl port map(clk1,tsten,clr,load)。u4:t10 port map(c3,clr,tsten,qout(15 downto 12),c4)。u9:lpm_counter0 port map(clk,q(25)=clk1,q(15)=clk2,q(17)=clk3)。3掌握VHDL程序設(shè)計(jì)方法。三、實(shí)驗(yàn)主要儀器設(shè)備和材料計(jì)算機(jī),開(kāi)發(fā)環(huán)境MAXPLUSII,ZY11EDA實(shí)驗(yàn)系統(tǒng)，VHDL語(yǔ)言。在時(shí)、分、秒模塊中，包括復(fù)位和預(yù)置數(shù)，其主要思路如下：秒鐘的模塊：設(shè)計(jì)一個(gè)60進(jìn)制的計(jì)數(shù)器，以clk為其時(shí)鐘信號(hào)，每60個(gè)clk后產(chǎn) 生一個(gè)進(jìn)位信號(hào)CF給分鐘模塊，作為分鐘進(jìn)程的響應(yīng)信號(hào)。掃描儀模塊VHDL程序見(jiàn)附錄四: 仿真波形如下：封裝如下圖：7段LED模塊：根據(jù)動(dòng)態(tài)掃描儀的片選信號(hào)來(lái)依次點(diǎn)亮我們所需的時(shí)間。use 。second1_out:out std_logic_vector(3 downto 0)。signal second10n:std_logic_vector(2 downto 0)。LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。END PROCESS。所以我們需要更好的工具來(lái)幫助我們完成設(shè)計(jì)任務(wù)?？梢哉f(shuō)，EDA技術(shù)打破了軟件設(shè)計(jì)和硬件設(shè)計(jì)間的壁壘，是一門綜合性學(xué)科，一種多方位技能技術(shù)。2)原理圖輸入。u 波形圖輸入在EDA工具軟件的波形圖編輯界面上，繪制電路輸入輸出信號(hào)間的波形關(guān)系，然后由EDA編譯器據(jù)此完成電路設(shè)計(jì)。3)時(shí)序仿真的結(jié)果接近真實(shí)器件的運(yùn)行特性。2)復(fù)習(xí)加法器的原理，掌握加法器的設(shè)計(jì)實(shí)現(xiàn)方法，設(shè)計(jì)實(shí)現(xiàn)數(shù)字系統(tǒng)設(shè)計(jì)中常用的4位全加器，在此基礎(chǔ)上進(jìn)一步熟悉M