【正文】 gram=rsdataIF num END IF。t:=“00000000”。BEGINwait until net3=39。IF coutELSIF coutELSE cout:=0。u3: choice4_1 PORT MAP(s=SINT,d1=net1,d2=net2,y=YOUT)。COMPONENT fangbo PORT(clkf,rf:in std_logic。SIGNAL data1,data2,data3:INTEGER RANGE 0 TO 9。write_cgram字模寫入 cgram。rs,rw,en,lcdon,lcdbon : OUT STD_LOGIC。USE 。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。設(shè)計(jì)者可利用HDL程序來描述所希望的電路系統(tǒng)，規(guī)定器件結(jié)構(gòu)特征和電路的行為方式；然后利用綜合器和適配器將此程序編程能控制FPGA和CPLD內(nèi)部結(jié)構(gòu)，并實(shí)現(xiàn)相應(yīng)邏輯功能的的門級或更底層的結(jié)構(gòu)網(wǎng)表文件或下載文件。END IF。139。END CNT10ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS(CLK, RST, EN)VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0)。139。USE 。ENTITY muxk ISPORT(a1,a2,a3,s0,s1:I outy:OUT BIT)。第一篇：EDA實(shí)習(xí)圖信息10209二，利用quartus2軟件及VHDL語言設(shè)計(jì)組合邏輯電路 雙2選1多路選擇器先做2選1ENTITY mux21a IS PORT(a, b, s: IN BIT。END ENTITY muxk。ENTITY DFF1 I PORT(CLK : IN STD_LOGIC。THEN Q1 END PROCESS。BEGINIF RST = 39。 THEN檢測時鐘上升沿IF EN = 39。END IF。目前，就FPGA/CPLD開發(fā)來說，比較常用和流行的HDL主要有ABELHDL、AHDL和VHDL[1]。對第三方EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個階段使用熟悉的第三放EDA工具。USE 。YOUT:out std_logic_vector(7 downto 0)。set_addram1設(shè)置顯示 cgram 字符的 addram 地址。signal n:std_logic。qf:out std_logic_vector(7 downto 0))。en PROCESS(clk)CONSTANT m : INTEGER:=50000。END IF。039。stateEND IF。WHEN write_cgram= rsdata IF datat=8 THEN num:=num+1。END CASE。use 。end process。end entity。use 。)then avariable tmp:std_logic_vector(7 downto 0)。 then if a39。when “00000010”=d:=“11111100”。when “00001010”=d:=“11000101”。when “00010010”=d:=“01100011”。when “00011010”=d:=“00010011”。when “00100010”=d:=“00000001”。when “00101010”=d:=“01000000”。when “00110010”=d:=“10100010”。when “00111010”=d:=“11101111”。end if。architecture syn of lpm_counter0 is signal sub_wire0 : std_logic_vector(26 downto 0)。begin q “up”，lpm_port_updown = “port_unused”，lpm_type = “l(fā)pm_counter”，lpm_width = 27)port map（clock = clock，q = sub_wire0)。計(jì)數(shù)器清零信號 load:out std_logic)。use 。 then cqiprocess(cqi)begin if cqi=“1001” then c10數(shù)碼管控制器 library ieee。architecture art of led is signal clk: std_logic_vector(1 downto 0)。七段數(shù)碼管的譯碼器 library IEEE。end art。q: OUT STD_LOGIC_VECTOR(26 DOWNTO 0))。dout: out std_logic_vector(15 downto 0))。datain: in std_logic_vector(15 downto 0)。clk1為1Hz信號,clk2為被測信號,clk3為數(shù)碼管掃描信號signal tsten,clr,load: std_logic。u4:t10 port map(c3,clr,tsten,qout(15 downto 12),c4)。3掌握VHDL程序設(shè)計(jì)方法。在時、分、秒模塊中，包括復(fù)位和預(yù)置數(shù)，其主要思路如下：秒鐘的模塊：設(shè)計(jì)一個60進(jìn)制的計(jì)數(shù)器，以clk為其時鐘信號，每60個clk后產(chǎn) 生一個進(jìn)位信號CF給分鐘模塊，作為分鐘進(jìn)程的響應(yīng)信號。use 。signal second10n:std_logic_vector(2 downto 0)。END PROCESS?？梢哉f，EDA技術(shù)打破了軟件設(shè)計(jì)和硬件設(shè)計(jì)間的壁壘，是一門綜合性學(xué)科，一種多方位技能技術(shù)。u 波形圖輸入在EDA工具軟件的波形圖編輯界面上，繪制電路輸入輸出信號間的波形關(guān)系，然后由EDA編譯器據(jù)此完成電路設(shè)計(jì)。2)復(fù)習(xí)加法器的原理，掌握加法器的設(shè)計(jì)實(shí)現(xiàn)方法，設(shè)計(jì)實(shí)現(xiàn)數(shù)字系統(tǒng)設(shè)計(jì)中常用的4位全加器，在此基礎(chǔ)上進(jìn)一步熟悉MAX+PLUSⅡ或Quartus II 軟件的使用方法，熟練掌握EDA的圖形編程方法、開發(fā)流程、以及組合邏輯電路的設(shè)計(jì)、分析、綜合、仿真方法。2）仿真波形此處，我設(shè)計(jì)A輸入信號為100ns/每格的時鐘脈沖，B輸入信號為300ns/每格的時鐘脈沖。輸出SUM＝A＋B＋CIN，當(dāng)SUM 大于255 時，COUT 置‘1’。（一）設(shè)計(jì)1 位全加器 1)1 位全加器原理圖我設(shè)計(jì)了一位全加器，A和B是輸入端，C1是進(jìn)位輸入端，C0是進(jìn)位輸出端，S是全加器輸出端。2．仿真波形仿真波形如下圖所示：203130705岳慧慧電子設(shè)計(jì)自動化技術(shù)EDA實(shí)習(xí)報(bào)告當(dāng)A3A2A1A0=0000，B3B2B1B0=0000時，S3S2S1S0=0000 ；當(dāng)A3A2A1A0=0101，B3B2B1B0=1100時，S3S2S1S0=0001，其他時刻波形也與全加器功能相符，全加器設(shè)計(jì)成功。真值表83 編碼器的真值表如下：+Plus II 或Quartus II 軟件 （可選）203130705岳慧慧電子設(shè)計(jì)自動化技術(shù)EDA實(shí)習(xí)報(bào)告1．根據(jù)所學(xué)相關(guān)知識，運(yùn)用MAX+PLUS II 或Quartus II 軟件的文本文件輸入方法，編寫VHDL 程序，實(shí)現(xiàn)83 優(yōu)先編碼器的設(shè)計(jì)。203130705岳慧慧電子設(shè)計(jì)自動化技術(shù)EDA實(shí)習(xí)報(bào)告仿真波形8線3線優(yōu)先編碼器的仿真波形如下圖所示：當(dāng)38譯碼器的片選信號為000時，片選信號選中輸出的個位，當(dāng)38譯碼器的片選信號為001時，片選信號選中輸出的十位，當(dāng)38譯碼器的片選信號為010時，片選信號選中輸出的個位，當(dāng)38譯碼器的片選信號為011時，片選信號選中輸出的十位，當(dāng)38譯碼器的片選信號為100時，片選信號選中輸出的個位，當(dāng)38譯碼器的片選信號為101時，片選信號選中輸出的十位，就這樣動態(tài)掃描，當(dāng)輸入的時鐘信號頻率很高的時候，就形成了我們的時鐘。ENTITY ENCODER IS USE 。139。039。首先給出設(shè)計(jì)原理并提出實(shí)現(xiàn)方案論證，經(jīng)指導(dǎo)教師同意后，通過設(shè)計(jì)輸入、編譯綜合、仿真驗(yàn)證等過程完成并驗(yàn)證設(shè)計(jì)。仿真波形 進(jìn)制計(jì)數(shù)器的仿真波形如下圖所示：從仿真波形可以看出，輸入輸出結(jié)果滿足所設(shè)計(jì)電路功能，符合前文真值表，10 進(jìn)制計(jì)數(shù)器達(dá)到設(shè)計(jì)要求。039。② 器件選擇及管腳分配 ③ 設(shè)計(jì)仿真 ④ 時序分析 ⑤ 編程下載 位循環(huán)移位寄存器的VHDL 描述有多種方法，設(shè)計(jì)過程中可以首先設(shè)計(jì)D 觸發(fā)器，而后通過D 觸發(fā)器的互聯(lián)實(shí)現(xiàn)8 位循環(huán)移位寄存器；也可采用計(jì)數(shù)脈沖CP 作為敏感量，CP 的每個上升沿，輸出量Q 的每一位賦給左邊一位或右邊一位。（四）時序分析圖203130705岳慧慧電子設(shè)計(jì)自動化技術(shù)EDA實(shí)習(xí)報(bào)告上述時間分析可以得到，輸出信號存在的時間延遲，它主要與器件速度、表達(dá)邏輯的合理性有關(guān)，選用速度更高器件、優(yōu)化設(shè)計(jì)可以使該值降低。為了減小傳輸線效應(yīng)，所有輸入端均采用二極管鉗位。USE 。ARCHITECTURE sample OF cyreg IS BEGIN P1:PROCESS(CP,LD)BEGIN if LD=39。 then DOUT203130705岳慧慧電子設(shè)計(jì)自動化技術(shù)EDA實(shí)習(xí)報(bào)告第三章 結(jié) 論首先，通過對這門課程相關(guān)理論的學(xué)習(xí)，我掌握EDA的一些基本的的知識，現(xiàn)代電子產(chǎn)品的性能越來越高，復(fù)雜度越來越大，更新步伐也越來越快。ENTITY cyreg IS PORT(D : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。很多問題最終在老師同學(xué)和自己的不懈努力中得以解決。（五）項(xiàng)目五的結(jié)論本次實(shí)驗(yàn)我收獲到了很多移位寄存器的相關(guān)知識，雖然期間我遇到了很多無法解決的問題，但最終都通過查閱資料，詢問同學(xué)，一一得到了解決。203130705岳慧慧電子設(shè)計(jì)自動化技術(shù)EDA實(shí)習(xí)報(bào)告（一）原理圖和VHDL程序 1)8 位循環(huán)移位寄存器以上為采用圖形輸入法完成的一個8 位循環(huán)移位寄存器2）VHDL程序 位循環(huán)移位寄存器的VHDL描述有多種方法，設(shè)計(jì)過程中可以根據(jù)真值表采用case?when、with?select、if?then以及加減運(yùn)算等多種結(jié)構(gòu)實(shí)現(xiàn)，也可以根據(jù)真值表分析輸入輸出間的邏輯關(guān)系，根據(jù)邏輯關(guān)系寫出其布爾表達(dá)式，根據(jù)布爾代數(shù)式調(diào)用基本邏輯門元件實(shí)現(xiàn)8 位循環(huán)移位寄存器。if TMP=“1001” then USE 。（五）項(xiàng)目四的結(jié)論我熟練掌握了EDA的圖形編程方法、開發(fā)流程、以及組合邏輯電路的設(shè)計(jì)、分析、綜合、仿真方法。也可以首先設(shè)計(jì)基本的觸發(fā)器、鎖存器等元件，而后通過元件的互聯(lián)實(shí)現(xiàn)，詳細(xì)方案與方法略。END sample。039。DOWNTO 0)。（四）時序分析圖203130705岳慧慧 18電子設(shè)計(jì)自動化技術(shù)EDA實(shí)習(xí)報(bào)告此處，我進(jìn)行Classic Timing Analyzer 時序分析，同步邏輯性能分析后可知仿真波形圖上不存在毛刺，滿足38優(yōu)先編碼器的設(shè)計(jì)要求。設(shè)計(jì)輸入方法，包括圖形輸入、文本輸入等2．設(shè)計(jì)編譯3．器件選擇及管腳分配 4．設(shè)計(jì)仿真 5．時序分析 6．編程下載83 優(yōu)先編碼器的VHDL 描述有多種方法，設(shè)計(jì)過程中可以根據(jù)真值表采用case?when語句、with?select 語句、if?then 結(jié)構(gòu)等多種手段實(shí)現(xiàn)，也可以根據(jù)真值表分析輸入輸出間的邏輯關(guān)系，根據(jù)邏輯關(guān)系寫出其布爾表達(dá)式，根據(jù)布爾代數(shù)式調(diào)用基本邏輯門元件實(shí)現(xiàn)83 優(yōu)先編碼器，詳細(xì)方案與方法略。4）時序分析圖203130705岳慧慧電子設(shè)計(jì)自動化技術(shù)EDA實(shí)習(xí)報(bào)告此處，我進(jìn)行Classic Timing Analyzer 時序分析，可以得到A、B、CC0、S五個端口的信號到達(dá)時間，同步邏輯性能分析后可知仿真波形圖上不存在毛刺，滿足四位全加器的設(shè)計(jì)要求。2）1位全加器仿真波形仿真結(jié)果如圖，1位全加器設(shè)計(jì)成功。其中，其中C1表示輸入進(jìn)位位，C0表示輸出進(jìn)位位，輸入A和B分別表示加數(shù)和被加數(shù)。（四）時序分析圖此處，我進(jìn)行Classic Timing Analyzer 時序分析，可以得到A、B、C、所以仿真波形圖上不存在毛刺，很完美。4)復(fù)習(xí)計(jì)數(shù)器的原理，掌握計(jì)數(shù)器的設(shè)計(jì)實(shí)現(xiàn)方法，設(shè)計(jì)實(shí)現(xiàn)數(shù)字系統(tǒng)設(shè)計(jì)中常用的10進(jìn)制計(jì)數(shù)器，逐步學(xué)會熟練運(yùn)用MAX+PLUSⅡ或Quartus II 軟件，熟悉EDA 的VHDL 程序設(shè)計(jì)方法、學(xué)會使用信號升沿、降沿、VHDL 的敏感量表等內(nèi)容，掌握時序邏輯電路的VHDL描述方法，步掌握應(yīng)用EDA 常用工具軟件進(jìn)行時序邏輯電路的設(shè)計(jì)、分析、綜合、仿真等的方法與技巧。u適配適配是為了將綜合器產(chǎn)生的網(wǎng)表文件裝配于指定的目標(biāo)器中，而產(chǎn)生最終的編程文件。（2）EDA的設(shè)計(jì)流程u編輯輸入1)文本輸入。第四篇：EDA實(shí)習(xí)報(bào)告電子設(shè)計(jì)自動化技術(shù)EDA實(shí)習(xí)報(bào)告目錄引 言（1）EDA簡介（2）EDA的設(shè)計(jì)流程 第一章實(shí)訓(xùn)目的第二章 實(shí)訓(xùn)內(nèi)容一、EDA 開發(fā)軟件Max+plus II 或Quartus II（一）設(shè)計(jì)原理圖或VHDL源程序1)原理圖2）VHDL源程序（二）器件及管腳邏分配圖1）調(diào)試編譯與仿真波形2）時序分析圖二、4位全加器設(shè)計(jì)（一）設(shè)計(jì)1 位全加器1)1 位全加器原理圖2）1位全加器仿真波形（二）四位全加器設(shè)計(jì)1）四位全加器原理圖2）器件及管腳邏分配圖3）調(diào)試編譯與仿真波形4）時序分析圖（三）項(xiàng)目二的結(jié)論三、8 線3 線優(yōu)先編碼器管腳真值表（一）原理圖和VHDL程序203130705岳慧慧電子設(shè)計(jì)自動化技術(shù)E