zyb-ch2-eda設(shè)計流程及其工具(完整版)
【正文】 硬件描述語言誕生的初衷是用于設(shè)計邏輯電路的建模和仿真，但直到 Synoposys公司推出了 HDL綜合器后，才可以將 HDL直接用于電路設(shè)計。 12編程下載 將適配后的下載文件，通過通信電纜或?qū)Ｓ镁幊唐鲗懼料鄳?yīng)目標(biāo)器件的過程。8EDA設(shè)計流程圖9l目前流行多種網(wǎng)表文件格式，其中最通用的是 EDIF格式 的網(wǎng)表文件。n在這時的仿真中，可以充分發(fā)揮 VHDL中的適用于仿真控制的語句及有關(guān)的預(yù)定義函數(shù)和庫文件。狀態(tài)圖常用于建模中?！?圖形輸入： 原理圖輸入、狀態(tài)圖輸入、波形圖輸入216。216。5行為仿真、功能仿真、時序仿真 仿真就是讓計算機根據(jù)一定的算法和一定的仿真庫對 EDA設(shè)計進行模擬，以驗證設(shè)計，排除錯誤。n仿真的文件必須來自針對具體器件的布線 /適配器所產(chǎn)生的仿真文件。u兩者仿真用的 文件格式 不同，即網(wǎng)表文件不同。p 設(shè)計輸入編輯器p 仿真器p HDL綜合器p 適配器（或布局布線器）p 下載器16 設(shè)計輸入編輯器 通常專業(yè)的 EDA工具供應(yīng)商或各可編程邏輯器件廠商都提供 EDA開發(fā)工具，在這些 EDA開發(fā)工具中都含有設(shè)計輸入編輯器，如 Xilinx公司的 Foundation、 ISE，Altera公司的 MAX+plusII、 QUARTUS等。p 第 2步是對應(yīng)實際實現(xiàn)目標(biāo)器件的結(jié)構(gòu)進行優(yōu)化，并使之滿足各種約束條件，優(yōu)化關(guān)鍵路徑等。 適配器最后輸出的是廠商自定義的下載文件，包括：n 時序仿真文件n 適配技術(shù)報告文件n 面向第三方 EDA工具的輸出文件n 編程下載文件23 下 載 器（編程器） 將設(shè)計下載到對應(yīng)器件，實現(xiàn)硬件設(shè)計。 n Modelsim： VHDL/Verilog仿真軟件 ，功能比ActiveHDL強大，使用比 ActiveHDL復(fù)雜，Mentor公司出品。l分 為 軟 IP、固 IP和 硬 IP。 l使用與固 IP同一個 IC生 產(chǎn)線 的 單 元 庫 ， IP應(yīng)用成功的機率會更高。 ③ 要符合 IP標(biāo) 準(zhǔn)。l設(shè)計 深度高，靈活性小。l設(shè)計 周期短， 設(shè)計 投入少。n FPGA Advantage： VHDL/Verilog完整 開發(fā)系統(tǒng)，可以完成除了布線以外所有的工作， Mentor公司出品。24n FPGAExpress： VHDL/Verilog綜合軟件 ，簡單易用，但有人反映其對 Verilog的支持不夠強 , Synopsys公司出品。 HDL綜合器是 EDA設(shè)計流程中的一個獨立的設(shè)計步驟，它往往被其他 ED
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