zyb-ch2-eda設(shè)計(jì)流程及其工具-免費(fèi)閱讀
【正文】 l需要布局移植工具解決新、舊工 藝 技 術(shù) 不同的 問(wèn)題 。l在一定程度上使后 續(xù) 工序無(wú)法適 應(yīng) 整體 設(shè)計(jì) ，需要一定程度的 軟 IP修正，在性能上不可能 獲 得全面的 優(yōu)化。l這類 模 塊設(shè)計(jì) 工作量大， 設(shè)計(jì) 者重新 設(shè)計(jì)時(shí) ，往往需要在 設(shè)計(jì) 、仿真、 優(yōu) 化， 邏輯綜 合、 測(cè)試 等方面化 費(fèi) 大量 勞動(dòng) 。常見(jiàn)的 EDA工具n Synplify： VHDL/Verilog綜合軟件 ，口碑相當(dāng)不錯(cuò)， Synplicity公司出品。 因此，仿真器的 仿真速度 、 仿真的準(zhǔn)確性 和 易用性成為衡量仿真器的重要指標(biāo)。18HDL綜合器在把可綜合的 HDL（ Verilog或 VHDL）轉(zhuǎn)化為硬件電路時(shí)，一般要經(jīng)過(guò)兩個(gè)步驟。13 ASIC及其設(shè)計(jì)流程 ASIC分為：數(shù)字 ASIC、模擬 ASIC、數(shù)?；旌?ASIC。lVHDL文件格式也可以用來(lái)描述電路網(wǎng)絡(luò)，即采用 VHDL語(yǔ)法描述各級(jí)電路互連，稱之為 VHDL網(wǎng)表 ，它描述的電路與生成的 EDIF/XNF等網(wǎng)表文件一致。n直接進(jìn)行功能仿真的好處是設(shè)計(jì)耗時(shí)短，對(duì)硬件庫(kù)、綜合器等沒(méi)有任何要求。4綜合l 將前面輸入的原理圖、 HDL語(yǔ)言描述轉(zhuǎn)化為電路實(shí)現(xiàn)的門(mén)級(jí)網(wǎng)表的過(guò)程；l 是從抽象到具體實(shí)現(xiàn)的關(guān)鍵步驟；l 綜合的結(jié)果不是唯一的；l 為達(dá)到性能要求，往往對(duì)綜合加以約束。216。但此方法一般僅實(shí)用于小電路。適配l 將網(wǎng)表文件轉(zhuǎn)換為適應(yīng)于特定目標(biāo)器件的 可下載的最終文件 。n大的設(shè)計(jì)項(xiàng)目一般先進(jìn)行功能仿真，確認(rèn)邏輯功能滿足要求后，再進(jìn)行綜合、適配、時(shí)序仿真。lVHDL網(wǎng)表文件采用 VHDL語(yǔ)法，只是其中的電路描述采用了結(jié)構(gòu)描述方法，即首先描述了最基本的門(mén)電路，然后將這些門(mén)電路用例化語(yǔ)句連接起來(lái)。 ASIC設(shè)計(jì)方法 ASIC設(shè)計(jì)方法全定制法半定制法門(mén)陣列法標(biāo)準(zhǔn)單元法可編程邏輯器件法14 一般 ASIC設(shè)計(jì)的流程 系統(tǒng)規(guī)格設(shè)計(jì)系統(tǒng)級(jí)描述RTL級(jí)描述邏輯綜合優(yōu)化門(mén)級(jí)網(wǎng)表輸出門(mén)級(jí)網(wǎng)表布局 /布線布局后模擬 /驗(yàn)證FPGA/ASIC實(shí)現(xiàn)RTL級(jí)仿真門(mén)級(jí)仿真系統(tǒng)級(jí)仿真前端設(shè)計(jì)后端設(shè)計(jì)15 常用 EDA工具 用 EDA技術(shù)設(shè)計(jì)電路可以分為不同的技術(shù)環(huán)節(jié)，每一個(gè)環(huán)節(jié)中必須有對(duì)應(yīng)的軟件包或?qū)Ｓ玫?EDA工具獨(dú)立處理。p 第 1步是 HDL綜合器對(duì) Verilog或 VHDL進(jìn)行處理分析，并將其轉(zhuǎn)換成電路結(jié)構(gòu)或模塊。21按處理的硬件描述語(yǔ)言類型， HDL仿真器可分為：u VHDL仿真器u Verilo
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