zyb-ch2-eda設計流程及其工具-免費閱讀
【正文】 l需要布局移植工具解決新、舊工 藝 技 術 不同的 問題 。l在一定程度上使后 續(xù) 工序無法適 應 整體 設計 ，需要一定程度的 軟 IP修正，在性能上不可能 獲 得全面的 優(yōu)化。l這類 模 塊設計 工作量大， 設計 者重新 設計時 ，往往需要在 設計 、仿真、 優(yōu) 化， 邏輯綜 合、 測試 等方面化 費 大量 勞動 。常見的 EDA工具n Synplify： VHDL/Verilog綜合軟件 ，口碑相當不錯， Synplicity公司出品。 因此，仿真器的 仿真速度 、 仿真的準確性 和 易用性成為衡量仿真器的重要指標。18HDL綜合器在把可綜合的 HDL（ Verilog或 VHDL）轉(zhuǎn)化為硬件電路時，一般要經(jīng)過兩個步驟。13 ASIC及其設計流程 ASIC分為：數(shù)字 ASIC、模擬 ASIC、數(shù)模混合 ASIC。lVHDL文件格式也可以用來描述電路網(wǎng)絡，即采用 VHDL語法描述各級電路互連，稱之為 VHDL網(wǎng)表 ，它描述的電路與生成的 EDIF/XNF等網(wǎng)表文件一致。n直接進行功能仿真的好處是設計耗時短，對硬件庫、綜合器等沒有任何要求。4綜合l 將前面輸入的原理圖、 HDL語言描述轉(zhuǎn)化為電路實現(xiàn)的門級網(wǎng)表的過程；l 是從抽象到具體實現(xiàn)的關鍵步驟；l 綜合的結(jié)果不是唯一的；l 為達到性能要求，往往對綜合加以約束。216。但此方法一般僅實用于小電路。適配l 將網(wǎng)表文件轉(zhuǎn)換為適應于特定目標器件的 可下載的最終文件 。n大的設計項目一般先進行功能仿真，確認邏輯功能滿足要求后，再進行綜合、適配、時序仿真。lVHDL網(wǎng)表文件采用 VHDL語法，只是其中的電路描述采用了結(jié)構(gòu)描述方法，即首先描述了最基本的門電路，然后將這些門電路用例化語句連接起來。 ASIC設計方法 ASIC設計方法全定制法半定制法門陣列法標準單元法可編程邏輯器件法14 一般 ASIC設計的流程 系統(tǒng)規(guī)格設計系統(tǒng)級描述RTL級描述邏輯綜合優(yōu)化門級網(wǎng)表輸出門級網(wǎng)表布局 /布線布局后模擬 /驗證FPGA/ASIC實現(xiàn)RTL級仿真門級仿真系統(tǒng)級仿真前端設計后端設計15 常用 EDA工具 用 EDA技術設計電路可以分為不同的技術環(huán)節(jié)，每一個環(huán)節(jié)中必須有對應的軟件包或?qū)Ｓ玫?EDA工具獨立處理。p 第 1步是 HDL綜合器對 Verilog或 VHDL進行處理分析，并將其轉(zhuǎn)換成電路結(jié)構(gòu)或模塊。21按處理的硬件描述語言類型， HDL仿真器可分為：u VHDL仿真器u Verilo
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