zyb-ch2-eda設(shè)計(jì)流程及其工具(文件)
【正文】 ，是將硬件描述語言轉(zhuǎn)化為硬件電路的重要工具。p 第 2步是對(duì)應(yīng)實(shí)際實(shí)現(xiàn)目標(biāo)器件的結(jié)構(gòu)進(jìn)行優(yōu)化，并使之滿足各種約束條件，優(yōu)化關(guān)鍵路徑等。 在 EDA發(fā)展的初期，快速地進(jìn)行電路邏輯仿真是當(dāng)時(shí)的核心問題，即使在現(xiàn)在，各個(gè)環(huán)節(jié)的仿真仍然是整個(gè) EDA設(shè)計(jì)流程中最重要、最耗時(shí)的一個(gè)步驟。 適配器最后輸出的是廠商自定義的下載文件，包括：n 時(shí)序仿真文件n 適配技術(shù)報(bào)告文件n 面向第三方 EDA工具的輸出文件n 編程下載文件23 下 載 器（編程器） 將設(shè)計(jì)下載到對(duì)應(yīng)器件，實(shí)現(xiàn)硬件設(shè)計(jì)?？煽匦暂^強(qiáng)， Mentor公司出品。 n Modelsim： VHDL/Verilog仿真軟件 ，功能比ActiveHDL強(qiáng)大，使用比 ActiveHDL復(fù)雜，Mentor公司出品。lIP模 塊 一般是比 較 復(fù) 雜 的模 塊 ，如數(shù)字 濾 波器、 總線 接口、DSP、 圖 像 處 理 單 元等。l分 為 軟 IP、固 IP和 硬 IP。l需要 設(shè)計(jì) 人 員 深入理解 HDL代 碼 ，并將其 轉(zhuǎn)換 成掩膜布局以 產(chǎn) 生合理的物理 層設(shè)計(jì)結(jié) 果。 l使用與固 IP同一個(gè) IC生 產(chǎn)線 的 單 元 庫 ， IP應(yīng)用成功的機(jī)率會(huì)更高。l芯片的復(fù)用是 經(jīng)過驗(yàn)證 了的 IP現(xiàn) 有工作布局，是一種最省 時(shí) 最省力的復(fù)用方法。 ③ 要符合 IP標(biāo) 準(zhǔn)。36IP的實(shí)際內(nèi)涵：① 必 須 是 為 了易于重用而按嵌入式 應(yīng)用 專門設(shè)計(jì) 的。l設(shè)計(jì) 深度高，靈活性小。34固 IPl完成了 綜 合的功能 塊 。l設(shè)計(jì) 周期短， 設(shè)計(jì) 投入少。l各 EDA公司均 設(shè) 有 IP中心，在網(wǎng)上 為設(shè)計(jì) 者提供服 務(wù) 。n FPGA Advantage： VHDL/Verilog完整 開發(fā)系統(tǒng)，可以完成除了布線以外所有的工作， Mentor公司出品。 n FPGA CompilerII： VHDL/Verilog綜合軟件 ，Synopsys公司出品。24n FPGAExpress： VHDL/Verilog綜合軟件 ，簡單易用，但有人反映其對(duì) Verilog的支持不夠強(qiáng) , Synopsys公司出品。21按處理的硬件描述語言類型， HDL仿真器可分為：u VHDL仿真器u Verilog仿真器u 混合 VHDL仿真器u 其他 HDL仿真器 常用的仿真器有：u Model Technology公司的 Modelsimu Cadence公司的 VerilogXL和 NCSimu Aldec公司的 Active HDLu Synopsys公司的 VCS
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