zyb-ch2-eda設(shè)計流程及其工具-全文預覽
【正文】 等。 HDL綜合器是 EDA設(shè)計流程中的一個獨立的設(shè)計步驟，它往往被其他 EDA環(huán)節(jié)調(diào)用，完成整個設(shè)計流程。p 第 1步是 HDL綜合器對 Verilog或 VHDL進行處理分析，并將其轉(zhuǎn)換成電路結(jié)構(gòu)或模塊。 圖形輸入通常包括 原理圖輸入、狀態(tài)圖輸入 和 波形圖輸入 三種常用方法。 ASIC設(shè)計方法 ASIC設(shè)計方法全定制法半定制法門陣列法標準單元法可編程邏輯器件法14 一般 ASIC設(shè)計的流程 系統(tǒng)規(guī)格設(shè)計系統(tǒng)級描述RTL級描述邏輯綜合優(yōu)化門級網(wǎng)表輸出門級網(wǎng)表布局 /布線布局后模擬 /驗證FPGA/ASIC實現(xiàn)RTL級仿真門級仿真系統(tǒng)級仿真前端設(shè)計后端設(shè)計15 常用 EDA工具 用 EDA技術(shù)設(shè)計電路可以分為不同的技術(shù)環(huán)節(jié)，每一個環(huán)節(jié)中必須有對應的軟件包或?qū)Ｓ玫?EDA工具獨立處理。u這樣的 VHDL網(wǎng)表文件再送到 VHDL仿真器 中進行功能仿真，仿真結(jié)果與 門級仿真器 所做的功能仿真的結(jié)果基本一致。lVHDL網(wǎng)表文件采用 VHDL語法，只是其中的電路描述采用了結(jié)構(gòu)描述方法，即首先描述了最基本的門電路，然后將這些門電路用例化語句連接起來。n將這個網(wǎng)表文件送到仿真器中進行仿真，就可以得到精確的時序仿真結(jié)果了。n大的設(shè)計項目一般先進行功能仿真，確認邏輯功能滿足要求后，再進行綜合、適配、時序仿真。n此時的仿真只是根據(jù) VHDL的語義進行的，與具體電路沒有關(guān)系。適配l 將網(wǎng)表文件轉(zhuǎn)換為適應于特定目標器件的 可下載的最終文件 。216。但此方法一般僅實用于小電路。1第 2章 EDA設(shè)計流程及其工具： FPGA/CPLD設(shè)計流程： ASIC及其設(shè)計流程： 常用 EDA工具： MAXPLUS II概述： IP核2 FPGA/CPLD 設(shè)計流程FPGA： 現(xiàn)場可編程門陣列 CPLD： 復雜可編程邏輯器件★ 這 2種器件的一般開發(fā)流程為：(One Time Programming)功能仿真原理圖 /HDL文本編輯綜合FPGA/CPLD適配FPGA/CPLD編程下載邏輯綜合器結(jié)構(gòu)綜合器 時序與功能門級仿真FPGA/CPLD 器件和電路系統(tǒng) SRAM結(jié)構(gòu)的配置3設(shè)計輸入（原理圖 /HDL文本編輯） 將需設(shè)計的電子系統(tǒng)的功能和結(jié)構(gòu)以圖形或文本方式表達。216。波形圖主要應用于仿真功能測試時產(chǎn)生某種測試信號 。4綜合l 將前面輸入的原理圖、 HDL語言描述轉(zhuǎn)化
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