zyb-ch2-eda設計流程及其工具-預覽頁
【正文】 為電路實現(xiàn)的門級網(wǎng)表的過程；l 是從抽象到具體實現(xiàn)的關鍵步驟；l 綜合的結果不是唯一的；l 為達到性能要求，往往對綜合加以約束。行為仿真：n在綜合以前對 VHDL所描述的內(nèi)容進行行為仿真，即將VHDL設計源程序直接送到 VHDL仿真器中仿真。n直接進行功能仿真的好處是設計耗時短，對硬件庫、綜合器等沒有任何要求。n綜合后所得的 EDIF等網(wǎng)表文件通常作為適配器的輸入文件，產(chǎn)生的網(wǎng)表文件中包含了較為精確的延時信息。lVHDL文件格式也可以用來描述電路網(wǎng)絡，即采用 VHDL語法描述各級電路互連，稱之為 VHDL網(wǎng)表 ，它描述的電路與生成的 EDIF/XNF等網(wǎng)表文件一致。u在綜合之后， VHDL綜合器一般都可以生成一個 VHDL網(wǎng)表文件。13 ASIC及其設計流程 ASIC分為：數(shù)字 ASIC、模擬 ASIC、數(shù)?；旌?ASIC。 一般的設計輸入編輯器都支持圖形輸入和 HDL文本輸入。18HDL綜合器在把可綜合的 HDL（ Verilog或 VHDL）轉化為硬件電路時，一般要經(jīng)過兩個步驟。 19 HDL綜合器的輸出文件一般是網(wǎng)表文件，可以是：① 用于電路設計數(shù)據(jù)交換和交流的工業(yè)標準化格式的文件；② 直接用硬件描述語言 HDL表達的標準格式的網(wǎng)表文件；③ 對應 FPGA/CPLD器件廠商的網(wǎng)表文件。 因此，仿真器的 仿真速度 、 仿真的準確性 和 易用性成為衡量仿真器的重要指標。一般由廠商提供的專門針對器件的下載軟件和下載電纜線完成。常見的 EDA工具n Synplify： VHDL/Verilog綜合軟件 ，口碑相當不錯， Synplicity公司出品。n NCVerilog/NCVHDL： 很好的 Verilog /VHDL仿真軟件 ，其中 NCVerilog 的前身是著名的 Verilog仿真軟件 VerilogXL， Cadence公司出品。l這類 模 塊設計 工作量大， 設計 者重新 設計時 ，往往需要在 設計 、仿真、 優(yōu) 化， 邏輯綜 合、 測試 等方面化 費 大量 勞動 。 IP核33軟 IPl以 HDL代 碼 形式存在。l在一定程度上使后 續(xù) 工序無法適 應 整體 設計 ，需要一定程度的 軟 IP修正，在性能上不可能 獲 得全面的 優(yōu)化。35硬 IPl提供 設計 的最 終階 段 產(chǎn) 品：掩膜。l需要布局移植工具解決新、舊工 藝 技 術 不同的 問題 。37課后作業(yè) 根據(jù)教材、參考書籍或從互聯(lián)網(wǎng)上收集相關資料完成：222538演講完畢，謝謝觀
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