【正文】 DA實(shí)習(xí)報(bào)告1)38譯碼器的原理圖2）VHDL程序（二）器件及管腳邏分配圖（三）調(diào)試編譯與仿真波形調(diào)試編譯仿真波形（四）時(shí)序分析圖（五）項(xiàng)目三的結(jié)論四、10 進(jìn)制計(jì)數(shù)器設(shè)計(jì)管腳真值表（一）原理圖和VHDL程序1)10 進(jìn)制計(jì)數(shù)器2）VHDL程序（二）器件及管腳邏分配圖（三）調(diào)試編譯與仿真波形調(diào)試編譯仿真波形（四）時(shí)序分析圖（五）項(xiàng)目四的結(jié)論五、8 位循環(huán)移位寄存器管腳真值表（一）原理圖和VHDL程序1)8 位循環(huán)移位寄存器2）VHDL程序（二）器件及管腳邏分配圖（三）調(diào)試編譯與仿真波形調(diào)試編譯仿真波形（四）時(shí)序分析圖（五）項(xiàng)目三的結(jié)論第三章 結(jié) 論203130705岳慧慧電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告引言（1）EDA簡介電子技術(shù)的迅猛發(fā)展，高新技術(shù)日新月異。USE 。entity second is port(clk,reset:in std_logic。分鐘模塊VHDL程序見附錄二: 仿真波形如下：封裝如下圖：小時(shí)的模塊：為24進(jìn)制計(jì)數(shù)器，在分的進(jìn)位信號(hào)CFM的激發(fā)下計(jì)數(shù)，從0到23的時(shí)候產(chǎn)生一個(gè)信號(hào)CFH，全部清0，重新開始計(jì)時(shí)。二、實(shí)驗(yàn)內(nèi)容和要求設(shè)計(jì)一個(gè)數(shù)字時(shí)鐘，顯示時(shí)（2位），分（2位），秒（2位），具體要求是：具有時(shí)分秒計(jì)數(shù)顯示功能，以24小時(shí)循環(huán)計(jì)時(shí)；數(shù)碼管動(dòng)態(tài)顯示時(shí)，分，秒；具有清零功能。u6:led port map(clk3,rout,datao,ledc)。signal qout,rout: std_logic_vector(15 downto 0)。: out std_logic_vector(3 downto 0))。測頻控制器ponent testpl待調(diào)用的測頻控制信號(hào)發(fā)生器端口定義 port(clk:in std_logic。十進(jìn)制計(jì)數(shù)器ponent t10待調(diào)用的有時(shí)鐘使能的十進(jìn)制計(jì)數(shù)器端口定義port(clk,clr,en: in std_logic。use 。entity ymq is port(d_in: in std_logic_vector(3 downto 0)。end case。use 。clk:計(jì)數(shù)器時(shí)鐘，clr:清零信號(hào),en:計(jì)數(shù)使能信號(hào)q: out std_logic_vector(3 downto 0)。architecture art of testpl is signal div2clk:std_logic。測頻控制信號(hào)發(fā)生器 library ieee。lpm_port_updown : string。use 。when “00111100”=d:=“11111001”。when “00110100”=d:=“10111010”。when “00101100”=d:=“01010111”。when “00100100”=d:=“00001101”。when “00011100”=d:=“00001000”。when “00010100”=d:=“01001011”。when “00001100”=d:=“10101110”。when “00000100”=d:=“11110101”。139。beginif a=39。da:out BIT_vector(7 downto 0))。begin process(clkf,rf)計(jì)數(shù)分頻variable t:integer range 0 to 256。結(jié)構(gòu)體結(jié)束fangbolibrary ieee。程序包 entity choice4_1 is定義實(shí)體 port(s:in std_logic_vector(1 downto 0)。when others =null。state IF num =7 THEN num:=0。WHEN set_addram1=rsdataWHEN diaplay_cgram=rsif sint=“00”thenIF datat=0 THEN dataELSIF datat=1 THEN dataELSIF datat=2 THEN data ELSIF datat=3 THEN dataELSIF datat=4 THEN dataELSIF datat=5 THEN dataELSIF datat=6 THEN dataELSIF datat=7 THEN dataELSIF datat=8 THEN dataELSIF datat=9 THEN dataELSIF datat=10 THEN dataELSIF datat=11 THEN dataELSIF datat=12 THEN dataELSIF datat=13 THEN dataELSIF datat=14 THEN dataELSE dataEND IF。IF RISING_EDGE(lcd_clk)THENif sint=“00”thencase sint iswhen “11”=CASE state ISWHEN clear_display= rsWHEN set_initial=IF datatELSIF datat=3 THEN rsELSIF datat=4 THEN rsELSE rsEND IF。END PROCESS。VARIABLE cout : INTEGER RANGE 0 TO 50000000:=0。COMPONENT sin PORT(clksin,rsin:in std_logic。signal net3:std_logic。set_addram2設(shè)置顯示 cgrom 字符的 addram 地址。END boxing4。clk: IN std_logic。Maxplus II 作為Altera的上一代PLD設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。因此，在實(shí)驗(yàn)前期階段，即實(shí)驗(yàn)預(yù)習(xí)階段的主要應(yīng)用工具是EDA軟件，利用EDA軟件可以設(shè)計(jì)、仿真實(shí)驗(yàn)課題，進(jìn)行虛擬實(shí)驗(yàn)。END behav。 THEN檢測是否允許計(jì)數(shù)（同步使能）IF CQI 9 THENCQI := CQI + 1。 THENCQI :=(OTHERS =39。四．Quartus2軟件及VHDL設(shè)計(jì)同步或異步時(shí)序電路利用USE 。Q : OUT STD_LOGIC)。y:OUT BIT)END COMPONENT。END ENTITY mux21a。 THENy LIBRARY IEEE。END ARCHITECTURE fd。類似于在芯片內(nèi)部定義一個(gè)數(shù)據(jù)的暫存節(jié)點(diǎn) BEGI PROCESS(CLK,Q1)BEGIN IF CLK39。CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。計(jì)數(shù)器異步復(fù)位ELSIF CLK39。)。硬件描述語言HDL是相對(duì)于一般的計(jì)算機(jī)軟件語言，如：C、PASCAL而言的。當(dāng)前數(shù)字電路設(shè)計(jì)已由計(jì)算機(jī)輔助設(shè)計(jì)進(jìn)入到以計(jì)算機(jī)為主的設(shè)計(jì)時(shí)代。 設(shè)計(jì)信號(hào)發(fā)生器使其能在儀器上顯示正弦、三角、方波、鋸齒波（其中的兩種波形）2設(shè)計(jì)頻率計(jì)使其能測出制定波形的頻率（正弦波，方波）Boxing4LIBRARY IEEE。_vector。set_initial初始化設(shè)置。定義 ram_array0 為二維數(shù)組TYPE ram_array1 IS ARRAY(0 TO 7)OF ram_array0。y: out std_logic_vector(7 downto 0))。BEGIN u1: fangbo PORT MAP(clkf=CLK,rf=RIN,qf=net1)。039。VARIABLE t: STD_LOGIC_VECTOR(7 DOWNTO 0)。datat:=0。end if。END IF。end process。定義輸出信號(hào)端口 end choice4_1。use 。)then aqfsinlibrary ieee。begin process(clksin,rsin)計(jì)數(shù)分頻 variable t:integer range 0 to 256。elsif clksin39。end if。when “00000111”=d:=“11100001”。when “00001111”=d:=“10001010”。when “00010111”=d:=“00101011”。when “00011111”=d:=“00000000”。when “00100111”=d:=“00100010”。when “00101111”=d:=“01111100”。when “00110111”=d:=“11011001”。when “00111111”=d:=“11111111”。entity lpm_counter0 is port(clock: in std_logic。port(clock : in std_logic。entity testpl is port(clk:in std_logic。139。architecture art of t10 is signal cqi: std_logic_vector(3 downto 0)。鎖存器輸入的16位信號(hào) dataout: out std_logic_vector(3 downto 0)。end case。第8位d_out[7]為逗號(hào) architecture art of ymq is begin process(d_in)begin case d_in is第8位為1高電平逗號(hào)不顯示 when “0000” = d_out d_out d_out d_out d_out d_out d_out d_out d_out d_outNULL。ledc: out std_logic_vector(3 downto 0))。end ponent。load:out std_logic)。d_out: out std_logic_vector(7 downto 0))。u1:t10 port map(clk2,clr,tsten,qout(3 downto 0),c1)。end art。四、實(shí)驗(yàn)方法、步驟及結(jié)果測試設(shè)計(jì)思路：數(shù)字鐘的主體是計(jì)數(shù)器，它記錄并顯示接收到的秒脈沖個(gè)數(shù)，其中秒和分位60進(jìn)制計(jì)數(shù)器，小時(shí)為24進(jìn)制計(jì)數(shù)器，分別產(chǎn)生3位BCD碼。7段LED模塊VHDL程序見附錄五: 仿真波形如下：封裝如下圖： 綜合以上5大模塊，把它們用線連接起來就得到我們的總的電路圖：如下圖所示： 其工作原理為：掃描儀38譯碼器的片選信號(hào)根據(jù)時(shí)分秒的輸入選中7段LED模塊，然后再由時(shí)分秒中產(chǎn)生的3位BCD碼來輸出秒的個(gè)位，十位、時(shí)的個(gè)位，十位、小時(shí)的個(gè)位，十位。second10_out:out std_logic_vector(2 downto 0))。END entity led_7。EDA技術(shù)是指以計(jì)算機(jī)為工作平臺(tái)，融合應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù)，進(jìn)行電子產(chǎn)品自動(dòng)化設(shè)計(jì)的一門新技術(shù)。在EDA工具軟件的圖形編輯界面上，繪制能完成預(yù)定功能的電路原理圖。u編程下載把適配后生成的編程文件通過編程器或編程電纜載入目標(biāo)可編程邏輯器件，以便進(jìn)行硬件驗(yàn)證。第二章 實(shí)訓(xùn)內(nèi)容一、EDA 開發(fā)軟件Max+plus II 或Quartus II 根據(jù)EDA 的設(shè)計(jì)流程：設(shè)計(jì)輸入→編譯→器件選擇→管腳分配→設(shè)計(jì)仿真→時(shí)序分析→編程下載，在熟悉EDA 開發(fā)軟件Max＋plus II 或Quartus II 界面操作基礎(chǔ)上，使用軟件提供的編輯、編譯、仿真等工具，分析所設(shè)計(jì)的系統(tǒng)。A和B是半加器輸入，C是半加器的進(jìn)位輸出，D是Ａ加Ｂ的結(jié)果輸出，并且利用波形仿真驗(yàn)證ＶＨＤＬ程序和原理圖的正確性。1．計(jì)算機(jī)及操作系統(tǒng)2．MAX+Plus II 或Quartus II 軟件 3．編程電纜（可選）根據(jù)所學(xué)相關(guān)知識(shí)，運(yùn)用MAX+PLUS II 或Quartus II 軟件的圖形輸入方法，實(shí)現(xiàn)4位全加器設(shè)計(jì)。3）調(diào)試編譯與仿真波形 1．調(diào)試編譯編譯結(jié)果正確，無錯(cuò)誤，但是有一個(gè)警告。A和B是全加器加數(shù)和被加數(shù)，C1是全加器的進(jìn)位輸入，C0是全加器的進(jìn)位輸出，S是A加B的結(jié)果輸出，并且利用波形仿真驗(yàn)證原理圖的正確性。本實(shí)驗(yàn)中，我根據(jù)真值表用ifthen結(jié)構(gòu)實(shí)現(xiàn)83優(yōu)先編碼器。得出的結(jié)論是根據(jù)波形圖結(jié)果，波形符合邏輯關(guān)系，無毛刺，十分完美地實(shí)現(xiàn)38優(yōu)先編碼器的功能。YS,YEX : INOUT STD_LOGIC)。 then Yelsif I(1)=39。加計(jì)數(shù)時(shí)，計(jì)數(shù)到‘9’后，再來一個(gè)計(jì)數(shù)脈沖，計(jì)數(shù)器從‘0’開始。本實(shí)驗(yàn)中，我根據(jù)真值表用ifthen結(jié)構(gòu)實(shí)現(xiàn)83優(yōu)先編碼器。我發(fā)現(xiàn)用VHDL硬件描述語言的形式來進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)方便靈活，利用EDA軟件進(jìn)行編譯優(yōu)化仿真極大地減少了電路設(shè)計(jì)時(shí)間和可能發(fā)生的錯(cuò)誤，降低了開發(fā)成本，這種設(shè)計(jì)方法必將在未來的數(shù)字系統(tǒng)設(shè)計(jì)中發(fā)揮越來越重要的作用。相反，循環(huán)右移時(shí)，從高位開始依次右移一位，同時(shí)最低位給最高位。（二）器件及管腳邏分配圖管腳分配情況如圖，所選器件為EPM3032ALC444。一個(gè)高電平輸入后就使另一個(gè)輸入端賦能，這個(gè)輸入就決定了第一個(gè)觸發(fā)器的狀態(tài)。我發(fā)現(xiàn)用VHDL硬件描述語言的形式來進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)方便靈活，利用EDA軟件進(jìn)行編譯優(yōu)化仿真極大地減少了電路設(shè)計(jì)時(shí)間和可能發(fā)生的錯(cuò)誤，降低了開發(fā)成本，這種設(shè)計(jì)方法必將在未來的數(shù)字系統(tǒng)設(shè)計(jì)中發(fā)揮越來越重要的作用。CP : IN STD_LOGIC。EDA是指以計(jì)算機(jī)為工作平臺(tái)，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化技術(shù)的最新成果而開發(fā)出的電子CAD通用軟件包，它根據(jù)硬件描述語言HDL完