【正文】 可以根據(jù)真值表分析輸入輸出間的邏輯關(guān)系，根據(jù)邏輯關(guān)系寫出其布爾表達式，根據(jù)布爾代數(shù)式調(diào)用基本邏輯門元件實現(xiàn)83優(yōu)先編碼器。本實驗中，我根據(jù)真值表用ifthen結(jié)構(gòu)實現(xiàn)83優(yōu)先編碼器。203130705岳慧慧電子設(shè)計自動化技術(shù)EDA實習(xí)報告（二）器件及管腳邏分配圖管腳分配情況如圖，所選器件為EPM3032ALC444。（三）調(diào)試編譯與仿真波形調(diào)試編譯編譯結(jié)果正確，無錯誤，但是有兩個警告。203130705岳慧慧電子設(shè)計自動化技術(shù)EDA實習(xí)報告仿真波形8線3線優(yōu)先編碼器的仿真波形如下圖所示：當(dāng)38譯碼器的片選信號為000時，片選信號選中輸出的個位，當(dāng)38譯碼器的片選信號為001時，片選信號選中輸出的十位，當(dāng)38譯碼器的片選信號為010時，片選信號選中輸出的個位，當(dāng)38譯碼器的片選信號為011時，片選信號選中輸出的十位，當(dāng)38譯碼器的片選信號為100時，片選信號選中輸出的個位，當(dāng)38譯碼器的片選信號為101時，片選信號選中輸出的十位，就這樣動態(tài)掃描，當(dāng)輸入的時鐘信號頻率很高的時候，就形成了我們的時鐘。從仿真波形可以看出，輸入輸出結(jié)果滿足所設(shè)計電路功能，符合前文真值表，38優(yōu)先編碼器達到設(shè)計要求。（四）時序分析圖203130705岳慧慧 18電子設(shè)計自動化技術(shù)EDA實習(xí)報告此處，我進行Classic Timing Analyzer 時序分析，同步邏輯性能分析后可知仿真波形圖上不存在毛刺，滿足38優(yōu)先編碼器的設(shè)計要求。（五）項目三的結(jié)論我掌握了EDA 的開發(fā)流程及相關(guān)分析綜合方法，在此基礎(chǔ)上進一步熟悉MAX+PLUSⅡ或Quartus II 軟件的使用方法，熟練掌握EDA的圖形編程方法、開發(fā)流程、以及組合邏輯電路的設(shè)計、分析、綜合、仿真方法。同時復(fù)習(xí)加法器的原理，掌握加法器的設(shè)計實現(xiàn)方法，我完成的主要工作是設(shè)計了數(shù)字系統(tǒng)設(shè)計中常用的一個38優(yōu)先編碼器，并且利用波形仿真驗證ＶＨＤＬ程序和原理圖的正確性。得出的結(jié)論是根據(jù)波形圖結(jié)果，波形符合邏輯關(guān)系，無毛刺，十分完美地實現(xiàn)38優(yōu)先編碼器的功能。我發(fā)現(xiàn)用VHDL硬件描述語言的形式來進行數(shù)字系統(tǒng)的設(shè)計方便靈活，利用EDA軟件進行編譯優(yōu)化仿真極大地減少了電路設(shè)計時間和可能發(fā)生的錯誤，降低了開發(fā)成本，這種設(shè)計方法必將在未來的數(shù)字系統(tǒng)設(shè)計中發(fā)揮越來越重要的作用。附：參考程序 LIBRARY IEEE。ENTITY ENCODER IS USE 。PORT(I:IN STD_LOGIC_VECTOR(7 USE 。DOWNTO 0)。203130705岳慧慧電子設(shè)計自動化技術(shù)EDA實習(xí)報告SEL: IN STD_LOGIC。Y : OUT STD_LOGIC_VECTOR(2 DOWNTO 0)。YS,YEX : INOUT STD_LOGIC)。END ENCODER。ARCHITECTURE sample OF ENCODER IS BEGIN P1:PROCESS(I,SEL)BEGIN if SEL=39。139。 then Y YS elsif I(3)=39。039。 then Yelsif I(2)=39。039。 then Yelsif I(1)=39。039。 then Yelsif I(0)=39。039。 then Yelsif I=“11111111” then YYEND PROCESS P1。END sample。四、10 進制計數(shù)器設(shè)計管腳 進制計數(shù)器的管腳如圖：其中IN 表示輸入編碼位，Sel 為片選信號，Y 表示輸出編碼值，YS 與YEX 表示器件狀態(tài)，“11”表示器件未選中，“01”表示無鍵按下，“10”表示器件工作態(tài)。真值表203130705岳慧慧電子設(shè)計自動化技術(shù)EDA實習(xí)報告 進制計數(shù)器的真值表如下：計數(shù)開始，計數(shù)器從計數(shù)初值開始做加計數(shù)或減計數(shù)。加計數(shù)時，計數(shù)到‘9’后，再來一個計數(shù)脈沖，計數(shù)器從‘0’開始。重新啟動加計數(shù)；減計數(shù)時，計數(shù)到‘0’后，再來一個計數(shù)脈沖，計數(shù)器從‘10’開始，重新啟動減計數(shù)。1．計算機及操作系統(tǒng)2．MAX+Plus II 或Quartus II 軟件 3．編程電纜（可選）① 根據(jù)所學(xué)相關(guān)知識，運用MAX+PLUS II 或Quartus II 軟件的文本文件輸入方法，編寫VHDL 程序，實現(xiàn)10 進制計數(shù)器的設(shè)計。首先給出設(shè)計原理并提出實現(xiàn)方案論證，經(jīng)指導(dǎo)教師同意后，通過設(shè)計輸入、編譯綜合、仿真驗證等過程完成并驗證設(shè)計。設(shè)計編譯② 器件選擇及管腳分配 ③ 設(shè)計仿真 ④ 時序分析 ⑤ 編程下載 進制計數(shù)器的VHDL 描述有多種方法，設(shè)計過程中可以采用計數(shù)脈沖CP 作為敏感量，CP 的每個上升沿，計數(shù)值Q 加‘1’或減‘1’，加到‘9’后回‘0’或減到‘0’后回‘9’，語句可采用case?when、with?select、if?then 以及加減運算等多種結(jié)構(gòu)實現(xiàn)。也可以首先設(shè)計基本的觸發(fā)器、鎖存器等元件，而后通過元件的互聯(lián)實現(xiàn)，詳細方案與方法略。（一）原理圖和VHDL程序 1)10 進制計數(shù)器203130705岳慧慧電子設(shè)計自動化技術(shù)EDA實習(xí)報告以上為采用圖形輸入法完成的一個38優(yōu)先譯碼器。2）VHDL程序83優(yōu)先編碼器的VHDL描述有多種方法，設(shè)計過程中可以根據(jù)真值表采用case?when語句、with?select語句、if?then結(jié)構(gòu)等多種手段實現(xiàn)，也可以根據(jù)真值表分析輸入輸出間的邏輯關(guān)系，根據(jù)邏輯關(guān)系寫出其布爾表達式，根據(jù)布爾代數(shù)式調(diào)用基本邏輯門元件實現(xiàn)83優(yōu)先編碼器。本實驗中，我根據(jù)真值表用ifthen結(jié)構(gòu)實現(xiàn)83優(yōu)先編碼器。203130705岳慧慧電子設(shè)計自動化技術(shù)EDA實習(xí)報告（二）器件及管腳邏分配圖管腳分配情況如圖，所選器件為EPM3032ALC444。（三）調(diào)試編譯與仿真波形調(diào)試編譯203130705岳慧慧電子設(shè)計自動化技術(shù)EDA實習(xí)報告編譯結(jié)果正確，無錯誤，但是有一個警告。仿真波形 進制計數(shù)器的仿真波形如下圖所示：從仿真波形可以看出，輸入輸出結(jié)果滿足所設(shè)計電路功能，符合前文真值表，10 進制計數(shù)器達到設(shè)計要求。（四）時序分析圖203130705岳慧慧電子設(shè)計自動化技術(shù)EDA實習(xí)報告203130705岳慧慧電子設(shè)計自動化技術(shù)EDA實習(xí)報告此處，我進行Classic Timing Analyzer 時序分析，同步邏輯性能分析后可知仿真波形圖上不存在毛刺，滿足10 進制計數(shù)器的設(shè)計要求。（五）項目四的結(jié)論我熟練掌握了EDA的圖形編程方法、開發(fā)流程、以及組合邏輯電路的設(shè)計、分析、綜合、仿真方法。我完成的主要工作是設(shè)計了數(shù)字系統(tǒng)設(shè)計中常用的一個10 進制計數(shù)器，并且利用波形仿真驗證ＶＨＤＬ程序和原理圖的正確性。得出的結(jié)論是根據(jù)波形圖結(jié)果，波形符合邏輯關(guān)系，無毛刺，十分完美地實現(xiàn)10 進制計數(shù)器的功能。我發(fā)現(xiàn)用VHDL硬件描述語言的形式來進行數(shù)字系統(tǒng)的設(shè)計方便靈活，利用EDA軟件進行編譯優(yōu)化仿真極大地減少了電路設(shè)計時間和可能發(fā)生的錯誤，降低了開發(fā)成本，這種設(shè)計方法必將在未來的數(shù)字系統(tǒng)設(shè)計中發(fā)揮越來越重要的作用。附：參考程序LIBRARY IEEE。if UD=39。039。 then USE 。if TMP=“1001” then USE 。TMP五、8 位循環(huán)移位寄存器管腳 位循環(huán)移位寄存器的管腳如圖：203130705岳慧慧電子設(shè)計自動化技術(shù)EDA實習(xí)報告其中D 表示輸入的初始值，Sta 為開始移位信號，DOUT 表示當(dāng)前數(shù)值；LD 表示預(yù)設(shè)計數(shù)值，LD 為“1”，初始計數(shù)值打入器件；LR 表示移位方向，LR 為‘0’，循環(huán)右移位，LR 為‘1’，循環(huán)左移位；CP 為移位脈沖。真值表 位循環(huán)移位寄存器的真值表如下：移位開始，循環(huán)左移時，CP 上每來一個脈沖升沿，寄存器從輸出從低位開始依次左移一位，同時最高位給最低位。相反，循環(huán)右移時，從高位開始依次右移一位，同時最低位給最高位。1．計算機及操作系統(tǒng)2．MAX+Plus II 或Quartus II 軟件 3．編程電纜（可選）① 根據(jù)所學(xué)相關(guān)知識，運用MAX+PLUS II 或Quartus II 軟件的文本文件輸入方法，編寫VHDL 程序，實現(xiàn)8 位循環(huán)移位寄存器的設(shè)計。首先給出設(shè)計原理并提出實現(xiàn)方案論證，經(jīng)指導(dǎo)教師同意后，通過設(shè)計輸入、編譯綜合、仿真驗證等過程完成并驗證設(shè)計。② 器件選擇及管腳分配 ③ 設(shè)計仿真 ④ 時序分析 ⑤ 編程下載 位循環(huán)移位寄存器的VHDL 描述有多種方法，設(shè)計過程中可以首先設(shè)計D 觸發(fā)器，而后通過D 觸發(fā)器的互聯(lián)實現(xiàn)8 位循環(huán)移位寄存器；也可采用計數(shù)脈沖CP 作為敏感量，CP 的每個上升沿，輸出量Q 的每一位賦給左邊一位或右邊一位。同時循環(huán)左移時，最高位賦給最低位，循環(huán)右移時，最低位賦給最高位，語句可采用case?when、with?select、if?then以及加減運算等多種結(jié)構(gòu)實現(xiàn)，詳細方案與方法略。203130705岳慧慧電子設(shè)計自動化技術(shù)EDA實習(xí)報告（一）原理圖和VHDL程序 1)8 位循環(huán)移位寄存器以上為采用圖形輸入法完成的一個8 位循環(huán)移位寄存器2）VHDL程序 位循環(huán)移位寄存器的VHDL描述有多種方法，設(shè)計過程中可以根據(jù)真值表采用case?when、with?select、if?then以及加減運算等多種結(jié)構(gòu)實現(xiàn)，也可以根據(jù)真值表分析輸入輸出間的邏輯關(guān)系，根據(jù)邏輯關(guān)系寫出其布爾表達式，根據(jù)布爾代數(shù)式調(diào)用基本邏輯門元件實現(xiàn)8 位循環(huán)移位寄存器。本實驗中根據(jù)真值表，通過VHDL語言的ifthen結(jié)構(gòu)實現(xiàn)8位循環(huán)移位寄存器。首先根據(jù)前文所述，對照真值表203130705岳慧慧電子設(shè)計自動化技術(shù)EDA實習(xí)報告 的列出的不同輸入邏輯狀態(tài)，分情況依次輸出于輸入的對應(yīng)關(guān)系，而后編譯綜合，由開發(fā)系統(tǒng)自行實現(xiàn)電路功能。（二）器件及管腳邏分配圖管腳分配情況如圖，所選器件為EPM3032ALC444。203130705岳慧慧電子設(shè)計自動化技術(shù)EDA實習(xí)報告（三）調(diào)試編譯與仿真波形調(diào)試編譯編譯結(jié)果正確，無錯誤，但是有一個警告。仿真波形 位循環(huán)移位寄存器的仿真波形如下圖所示：203130705岳慧慧 30電子設(shè)計自動化技術(shù)EDA實習(xí)報告從仿真波形可以看出，輸入輸出結(jié)果滿足所設(shè)計電路功能，符合前文真值表，8 位循環(huán)移位寄存器達到設(shè)計要求。（四）時序分析圖203130705岳慧慧電子設(shè)計自動化技術(shù)EDA實習(xí)報告上述時間分析可以得到，輸出信號存在的時間延遲，它主要與器件速度、表達邏輯的合理性有關(guān)，選用速度更高器件、優(yōu)化設(shè)計可以使該值降低。此處，我進行Classic Timing Analyzer 時序分析，同步邏輯性能分析后可知仿真波形圖上不存在毛刺，滿足8 位循環(huán)移位寄存器的設(shè)計要求。（五）項目五的結(jié)論本次實驗我收獲到了很多移位寄存器的相關(guān)知識，雖然期間我遇到了很多無法解決的問題，但最終都通過查閱資料，詢問同學(xué)，一一得到了解決。實驗中我們完成了1個器件的編寫：我使用了VHDL代碼的方法。通過資料我知道了74HC164是8位移位寄存器，當(dāng)其中一個（或二個）選通串行輸入端的低電平禁止進入新數(shù)據(jù)，并把第一個觸發(fā)器在下一個時鐘脈沖來后復(fù)位到低電平時，門控串行輸入端（A 和B）可完全控制輸入數(shù)據(jù)。一個高電平輸入后就使另一個輸入端賦能，這個輸入就決定了第一個觸發(fā)器的狀態(tài)。雖然不管時鐘處于高電平或低電平時，串行輸入端的數(shù)據(jù)都可以被改變，但只有滿足建立條件203130705岳慧慧電子設(shè)計自動化技術(shù)EDA實習(xí)報告 的信息才能被輸入。時鐘控制發(fā)生在時鐘輸入由低電平到高電平的躍變上。為了減小傳輸線效應(yīng)，所有輸入端均采用二極管鉗位。每組實驗我們都編寫了他們的源代碼，并且通過時序仿真和功能仿真不同的仿真方式讓我對加法器這個邏輯學(xué)電子元件有了更深層次的了解。很多問題最終在老師同學(xué)和自己的不懈努力中得以解決。其中我遇到了一些代碼上的書寫錯誤問題，編譯無法運行問題，以及時序仿真時出現(xiàn)的問題。不過最后在查閱相關(guān)資料后明白了自己是少了一些過程。我發(fā)現(xiàn)用VHDL硬件描述語言的形式來進行數(shù)字系統(tǒng)的設(shè)計方便靈活，利用EDA軟件進行編譯優(yōu)化仿真極大地減少了電路設(shè)計時間和可能發(fā)生的錯誤，降低了開發(fā)成本，這種設(shè)計方法必將在未來的數(shù)字系統(tǒng)設(shè)計中發(fā)揮越來越重要的作用。我采用圖形編程法實現(xiàn)了8位循環(huán)移位寄存器的設(shè)計，并完成了電路的設(shè)計編譯、綜合、邏輯仿真、時間分析，結(jié)果表明采用ALTRA的CPLD器件設(shè)計的8位循環(huán)移位寄存器，時間延遲為3ns。附：參考程序LIBRARY IEEE。USE 。USE 。ENTITY cyreg IS PORT(D : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。LD : IN STD_LOGIC。LR : IN STD_LOGIC。CP : IN STD_LOGIC。DOUT: BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0))。END cyreg。ARCHITECTURE sample OF cyreg IS BEGIN P1:PROCESS(CP,LD)BEGIN if LD=39。039。 then DOUT203130705岳慧慧電子設(shè)計自動化技術(shù)EDA實習(xí)報告第三章 結(jié) 論首先，通過對這門課程相關(guān)理論的學(xué)習(xí)，我掌握EDA的一些基本的的知識，現(xiàn)代電子產(chǎn)品的性能越來越高，復(fù)雜度越來越大，更新步伐也越來越快。實現(xiàn)這種進步的主要原因就是微電子技術(shù)和電子技術(shù)的發(fā)展。前者以微細加工技術(shù)為代表，目前已進入超深亞微米階段，可以在幾平方厘米的芯片上集成幾千萬個晶體管；后者的核心就是電子設(shè)計自動化EDA（lectronic Design Automatic）技術(shù)。EDA是指以計算機為工作平臺，融合了應(yīng)用電子技術(shù)、計算機技術(shù)、智能化技術(shù)的最新成果而開發(fā)出的電子CAD通用軟件包，它根據(jù)硬件描述語言H