【正文】 AX+PLUSⅡ或Quartus II 軟件的使用方法，熟練掌握EDA的圖形編程方法、開發(fā)流程、以及組合邏輯電路的設計、分析、綜合、仿真方法。6)初步掌握VHDL語言和原理圖的設計輸入，編譯，仿真和調試過程，理解VHDL語言的基本特點包括結構、語法、數(shù)據(jù)類型等。2）仿真波形此處，我設計A輸入信號為100ns/每格的時鐘脈沖，B輸入信號為300ns/每格的時鐘脈沖。同時復習加法器的原理，掌握加法器的設計實現(xiàn)方法，我完成的主要工作是設計了數(shù)字系統(tǒng)設計中常用的一個半加器。輸出SUM＝A＋B＋CIN，當SUM 大于255 時，COUT 置‘1’。將4個1位全加器級聯(lián)構成四位全加器。（一）設計1 位全加器 1)1 位全加器原理圖我設計了一位全加器，A和B是輸入端，C1是進位輸入端，C0是進位輸出端，S是全加器輸出端。1）四位全加器原理圖203130705岳慧慧電子設計自動化技術EDA實習報告2）器件及管腳邏分配圖203130705岳慧慧電子設計自動化技術EDA實習報告管腳分配情況如圖，所選器件為EPM3032ALC444。2．仿真波形仿真波形如下圖所示：203130705岳慧慧電子設計自動化技術EDA實習報告當A3A2A1A0=0000，B3B2B1B0=0000時，S3S2S1S0=0000 ；當A3A2A1A0=0101，B3B2B1B0=1100時，S3S2S1S0=0001，其他時刻波形也與全加器功能相符，全加器設計成功。同時復習加法器的原理，掌握加法器的設計實現(xiàn)方法，我完成的主要工作是設計了數(shù)字系統(tǒng)設計中常用的一個半加器。真值表83 編碼器的真值表如下：+Plus II 或Quartus II 軟件 （可選）203130705岳慧慧電子設計自動化技術EDA實習報告1．根據(jù)所學相關知識，運用MAX+PLUS II 或Quartus II 軟件的文本文件輸入方法，編寫VHDL 程序，實現(xiàn)83 優(yōu)先編碼器的設計。2）VHDL程序83優(yōu)先編碼器的VHDL描述有多種方法，設計過程中可以根據(jù)真值表采用case?when語句、with?select語句、if?then結構等多種手段實現(xiàn)，也可以根據(jù)真值表分析輸入輸出間的邏輯關系，根據(jù)邏輯關系寫出其布爾表達式，根據(jù)布爾代數(shù)式調用基本邏輯門元件實現(xiàn)83優(yōu)先編碼器。203130705岳慧慧電子設計自動化技術EDA實習報告仿真波形8線3線優(yōu)先編碼器的仿真波形如下圖所示：當38譯碼器的片選信號為000時，片選信號選中輸出的個位，當38譯碼器的片選信號為001時，片選信號選中輸出的十位，當38譯碼器的片選信號為010時，片選信號選中輸出的個位，當38譯碼器的片選信號為011時，片選信號選中輸出的十位，當38譯碼器的片選信號為100時，片選信號選中輸出的個位，當38譯碼器的片選信號為101時，片選信號選中輸出的十位，就這樣動態(tài)掃描，當輸入的時鐘信號頻率很高的時候，就形成了我們的時鐘。同時復習加法器的原理，掌握加法器的設計實現(xiàn)方法，我完成的主要工作是設計了數(shù)字系統(tǒng)設計中常用的一個38優(yōu)先編碼器，并且利用波形仿真驗證ＶＨＤＬ程序和原理圖的正確性。ENTITY ENCODER IS USE 。Y : OUT STD_LOGIC_VECTOR(2 DOWNTO 0)。139。039。039。真值表203130705岳慧慧電子設計自動化技術EDA實習報告 進制計數(shù)器的真值表如下：計數(shù)開始，計數(shù)器從計數(shù)初值開始做加計數(shù)或減計數(shù)。首先給出設計原理并提出實現(xiàn)方案論證，經(jīng)指導教師同意后，通過設計輸入、編譯綜合、仿真驗證等過程完成并驗證設計。2）VHDL程序83優(yōu)先編碼器的VHDL描述有多種方法，設計過程中可以根據(jù)真值表采用case?when語句、with?select語句、if?then結構等多種手段實現(xiàn)，也可以根據(jù)真值表分析輸入輸出間的邏輯關系，根據(jù)邏輯關系寫出其布爾表達式，根據(jù)布爾代數(shù)式調用基本邏輯門元件實現(xiàn)83優(yōu)先編碼器。仿真波形 進制計數(shù)器的仿真波形如下圖所示：從仿真波形可以看出，輸入輸出結果滿足所設計電路功能，符合前文真值表，10 進制計數(shù)器達到設計要求。得出的結論是根據(jù)波形圖結果，波形符合邏輯關系，無毛刺，十分完美地實現(xiàn)10 進制計數(shù)器的功能。039。真值表 位循環(huán)移位寄存器的真值表如下：移位開始，循環(huán)左移時，CP 上每來一個脈沖升沿，寄存器從輸出從低位開始依次左移一位，同時最高位給最低位。② 器件選擇及管腳分配 ③ 設計仿真 ④ 時序分析 ⑤ 編程下載 位循環(huán)移位寄存器的VHDL 描述有多種方法，設計過程中可以首先設計D 觸發(fā)器，而后通過D 觸發(fā)器的互聯(lián)實現(xiàn)8 位循環(huán)移位寄存器；也可采用計數(shù)脈沖CP 作為敏感量，CP 的每個上升沿，輸出量Q 的每一位賦給左邊一位或右邊一位。首先根據(jù)前文所述，對照真值表203130705岳慧慧電子設計自動化技術EDA實習報告 的列出的不同輸入邏輯狀態(tài)，分情況依次輸出于輸入的對應關系，而后編譯綜合，由開發(fā)系統(tǒng)自行實現(xiàn)電路功能。（四）時序分析圖203130705岳慧慧電子設計自動化技術EDA實習報告上述時間分析可以得到，輸出信號存在的時間延遲，它主要與器件速度、表達邏輯的合理性有關，選用速度更高器件、優(yōu)化設計可以使該值降低。通過資料我知道了74HC164是8位移位寄存器，當其中一個（或二個）選通串行輸入端的低電平禁止進入新數(shù)據(jù)，并把第一個觸發(fā)器在下一個時鐘脈沖來后復位到低電平時，門控串行輸入端（A 和B）可完全控制輸入數(shù)據(jù)。為了減小傳輸線效應，所有輸入端均采用二極管鉗位。不過最后在查閱相關資料后明白了自己是少了一些過程。USE 。LR : IN STD_LOGIC。ARCHITECTURE sample OF cyreg IS BEGIN P1:PROCESS(CP,LD)BEGIN if LD=39。前者以微細加工技術為代表，目前已進入超深亞微米階段，可以在幾平方厘米的芯片上集成幾千萬個晶體管；后者的核心就是電子設計自動化EDA（lectronic Design Automatic）技術。 then DOUT203130705岳慧慧電子設計自動化技術EDA實習報告第三章 結 論首先，通過對這門課程相關理論的學習，我掌握EDA的一些基本的的知識，現(xiàn)代電子產(chǎn)品的性能越來越高，復雜度越來越大，更新步伐也越來越快。DOUT: BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0))。ENTITY cyreg IS PORT(D : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。我采用圖形編程法實現(xiàn)了8位循環(huán)移位寄存器的設計，并完成了電路的設計編譯、綜合、邏輯仿真、時間分析，結果表明采用ALTRA的CPLD器件設計的8位循環(huán)移位寄存器，時間延遲為3ns。很多問題最終在老師同學和自己的不懈努力中得以解決。雖然不管時鐘處于高電平或低電平時，串行輸入端的數(shù)據(jù)都可以被改變，但只有滿足建立條件203130705岳慧慧電子設計自動化技術EDA實習報告 的信息才能被輸入。（五）項目五的結論本次實驗我收獲到了很多移位寄存器的相關知識，雖然期間我遇到了很多無法解決的問題，但最終都通過查閱資料，詢問同學，一一得到了解決。203130705岳慧慧電子設計自動化技術EDA實習報告（三）調試編譯與仿真波形調試編譯編譯結果正確，無錯誤，但是有一個警告。203130705岳慧慧電子設計自動化技術EDA實習報告（一）原理圖和VHDL程序 1)8 位循環(huán)移位寄存器以上為采用圖形輸入法完成的一個8 位循環(huán)移位寄存器2）VHDL程序 位循環(huán)移位寄存器的VHDL描述有多種方法，設計過程中可以根據(jù)真值表采用case?when、with?select、if?then以及加減運算等多種結構實現(xiàn)，也可以根據(jù)真值表分析輸入輸出間的邏輯關系，根據(jù)邏輯關系寫出其布爾表達式，根據(jù)布爾代數(shù)式調用基本邏輯門元件實現(xiàn)8 位循環(huán)移位寄存器。1．計算機及操作系統(tǒng)2．MAX+Plus II 或Quartus II 軟件 3．編程電纜（可選）① 根據(jù)所學相關知識，運用MAX+PLUS II 或Quartus II 軟件的文本文件輸入方法，編寫VHDL 程序，實現(xiàn)8 位循環(huán)移位寄存器的設計。if TMP=“1001” then USE 。附：參考程序LIBRARY IEEE。（五）項目四的結論我熟練掌握了EDA的圖形編程方法、開發(fā)流程、以及組合邏輯電路的設計、分析、綜合、仿真方法。203130705岳慧慧電子設計自動化技術EDA實習報告（二）器件及管腳邏分配圖管腳分配情況如圖，所選器件為EPM3032ALC444。也可以首先設計基本的觸發(fā)器、鎖存器等元件，而后通過元件的互聯(lián)實現(xiàn)，詳細方案與方法略。重新啟動加計數(shù)；減計數(shù)時，計數(shù)到‘0’后，再來一個計數(shù)脈沖，計數(shù)器從‘10’開始，重新啟動減計數(shù)。END sample。039。039。END ENCODER。DOWNTO 0)。我發(fā)現(xiàn)用VHDL硬件描述語言的形式來進行數(shù)字系統(tǒng)的設計方便靈活，利用EDA軟件進行編譯優(yōu)化仿真極大地減少了電路設計時間和可能發(fā)生的錯誤，降低了開發(fā)成本，這種設計方法必將在未來的數(shù)字系統(tǒng)設計中發(fā)揮越來越重要的作用。（四）時序分析圖203130705岳慧慧 18電子設計自動化技術EDA實習報告此處，我進行Classic Timing Analyzer 時序分析，同步邏輯性能分析后可知仿真波形圖上不存在毛刺，滿足38優(yōu)先編碼器的設計要求。203130705岳慧慧電子設計自動化技術EDA實習報告（二）器件及管腳邏分配圖管腳分配情況如圖，所選器件為EPM3032ALC444。設計輸入方法，包括圖形輸入、文本輸入等2．設計編譯3．器件選擇及管腳分配 4．設計仿真 5．時序分析 6．編程下載83 優(yōu)先編碼器的VHDL 描述有多種方法，設計過程中可以根據(jù)真值表采用case?when語句、with?select 語句、if?then 結構等多種手段實現(xiàn)，也可以根據(jù)真值表分析輸入輸出間的邏輯關系，根據(jù)邏輯關系寫出其布爾表達式，根據(jù)布爾代數(shù)式調用基本邏輯門元件實現(xiàn)83 優(yōu)先編碼器，詳細方案與方法略。得出的結論是根據(jù)波形圖結果，波形符合邏輯關系，無毛刺，十分完美地實現(xiàn)一位全加器。4）時序分析圖203130705岳慧慧電子設計自動化技術EDA實習報告此處，我進行Classic Timing Analyzer 時序分析，可以得到A、B、CC0、S五個端口的信號到達時間，同步邏輯性能分析后可知仿真波形圖上不存在毛刺，滿足四位全加器的設計要求。分析可得，通過二輸入與門，非門，或門，輸出的S為兩者之和，C0為輸出進位。2）1位全加器仿真波形仿真結果如圖，1位全加器設計成功。首先給出設計原理并提出實現(xiàn)方案，經(jīng)指導教師同意后，通過設計輸入、編譯綜合、仿真驗證等過程完成并驗證設計。其中，其中C1表示輸入進位位，C0表示輸出進位位，輸入A和B分別表示加數(shù)和被加數(shù)。得出的結論是根據(jù)波形圖結果，波形符合邏輯關系，無毛刺，十分完美地實現(xiàn)二輸入半加器。（四）時序分析圖此處，我進行Classic Timing Analyzer 時序分析，可以得到A、B、C、所以仿真波形圖上不存在毛刺，很完美。1)計算機及操作系統(tǒng)2)MAX+Plus II 或Quartus II 軟件 3)編程電纜（可選），包括圖形輸入、文本輸入等 （一）設計原理圖或VHDL源程序203130705岳慧慧電子設計自動化技術EDA實習報告1)原理圖我設計了一個半加器，A和B是輸入端，C是進位輸出，D是加法輸出以上為采用圖形輸入法完成的一個二輸入半加器電路 2）VHDL源程序O（二）器件及管腳邏分配圖203130705岳慧慧 5電子設計自動化技術EDA實習報告與門的兩個輸入A 和B 分配給管腳3 與2，輸出C分配給管腳44，輸出O分配給管腳43，所選器件為EPM3032ALC444。4)復習計數(shù)器的原理，掌握計數(shù)器的設計實現(xiàn)方法，設計實現(xiàn)數(shù)字系統(tǒng)設計中常用的10進制計數(shù)器，逐步學會熟練運用MAX+PLUSⅡ或Quartus II 軟件，熟悉EDA 的VHDL 程序設計方法、學會使用信號升沿、降沿、VHDL 的敏感量表等內(nèi)容，掌握時序邏輯電路的VHDL描述方法，步掌握應用EDA 常用工具軟件進行時序邏輯電路的設計、分析、綜合、仿真等的方法與技巧。u 硬件測試對含有載入了編程文件的可編程邏輯器件的硬件系統(tǒng)進行統(tǒng)一的測試。u適配適配是為了將綜合器產(chǎn)生的網(wǎng)表文件裝配于指定的目標器中，而產(chǎn)生最終的編程文件。3)狀態(tài)圖輸入。（2）EDA的設計流程u編輯輸入1)文本輸入。EDA技術作為現(xiàn)代電子設計技術的核心，依賴于計算機，在EDA工具軟件平臺上，對以硬件描述語言為邏輯描述手段完成設計文件，自動地完成邏輯編譯、邏輯化簡、邏輯綜合、布局布線，以及邏輯優(yōu)化和仿真測試，直至實現(xiàn)既定的電子電路的功能。第四篇：EDA實習報告電子設計自動化技術EDA實習報告目錄引 言（1）EDA簡介（2）EDA的設計流程 第一章實訓目的第二章 實訓內(nèi)容一、EDA 開發(fā)軟件Max+plus II 或Quartus II（一）設計原理圖或VHDL源程序1)原理圖2）VHDL源程序（二）器件及管腳邏分配圖1）調試編譯與仿真波形2）時序分析圖二、4位全加器設計（一）設計1 位全加器1)1 位全加器原理圖2）1位全加器仿真波形（二）四位全加器設計1）四位全加器原理圖2）器件及管腳邏分配圖3）調試編譯與仿真波形4）時序分析圖（三）項目二的結論三、8 線3 線優(yōu)先編碼器管腳真值表