【正文】 CP : IN STD_LOGIC。一個高電平輸入后就使另一個輸入端賦能，這個輸入就決定了第一個觸發(fā)器的狀態(tài)。相反，循環(huán)右移時，從高位開始依次右移一位，同時最低位給最高位。本實(shí)驗(yàn)中，我根據(jù)真值表用ifthen結(jié)構(gòu)實(shí)現(xiàn)83優(yōu)先編碼器。 then Yelsif I(1)=39。得出的結(jié)論是根據(jù)波形圖結(jié)果，波形符合邏輯關(guān)系，無毛刺，十分完美地實(shí)現(xiàn)38優(yōu)先編碼器的功能。A和B是全加器加數(shù)和被加數(shù)，C1是全加器的進(jìn)位輸入，C0是全加器的進(jìn)位輸出，S是A加B的結(jié)果輸出，并且利用波形仿真驗(yàn)證原理圖的正確性。1．計算機(jī)及操作系統(tǒng)2．MAX+Plus II 或Quartus II 軟件 3．編程電纜（可選）根據(jù)所學(xué)相關(guān)知識，運(yùn)用MAX+PLUS II 或Quartus II 軟件的圖形輸入方法，實(shí)現(xiàn)4位全加器設(shè)計。第二章 實(shí)訓(xùn)內(nèi)容一、EDA 開發(fā)軟件Max+plus II 或Quartus II 根據(jù)EDA 的設(shè)計流程：設(shè)計輸入→編譯→器件選擇→管腳分配→設(shè)計仿真→時序分析→編程下載，在熟悉EDA 開發(fā)軟件Max＋plus II 或Quartus II 界面操作基礎(chǔ)上，使用軟件提供的編輯、編譯、仿真等工具，分析所設(shè)計的系統(tǒng)。在EDA工具軟件的圖形編輯界面上，繪制能完成預(yù)定功能的電路原理圖。END entity led_7。7段LED模塊VHDL程序見附錄五: 仿真波形如下：封裝如下圖： 綜合以上5大模塊，把它們用線連接起來就得到我們的總的電路圖：如下圖所示： 其工作原理為：掃描儀38譯碼器的片選信號根據(jù)時分秒的輸入選中7段LED模塊，然后再由時分秒中產(chǎn)生的3位BCD碼來輸出秒的個位，十位、時的個位，十位、小時的個位，十位。end art。d_out: out std_logic_vector(7 downto 0))。end ponent。第8位d_out[7]為逗號 architecture art of ymq is begin process(d_in)begin case d_in is第8位為1高電平逗號不顯示 when “0000” = d_out d_out d_out d_out d_out d_out d_out d_out d_out d_outNULL。鎖存器輸入的16位信號 dataout: out std_logic_vector(3 downto 0)。139。port(clock : in std_logic。when “00111111”=d:=“11111111”。when “00101111”=d:=“01111100”。when “00011111”=d:=“00000000”。when “00001111”=d:=“10001010”。end if。begin process(clksin,rsin)計數(shù)分頻 variable t:integer range 0 to 256。use 。end process。end if。VARIABLE t: STD_LOGIC_VECTOR(7 DOWNTO 0)。BEGIN u1: fangbo PORT MAP(clkf=CLK,rf=RIN,qf=net1)。定義 ram_array0 為二維數(shù)組TYPE ram_array1 IS ARRAY(0 TO 7)OF ram_array0。_vector。當(dāng)前數(shù)字電路設(shè)計已由計算機(jī)輔助設(shè)計進(jìn)入到以計算機(jī)為主的設(shè)計時代。)。CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。END ARCHITECTURE fd。END ENTITY mux21a。Q : OUT STD_LOGIC)。 THENCQI :=(OTHERS =39。END behav。Maxplus II 作為Altera的上一代PLD設(shè)計軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。END boxing4。signal net3:std_logic。VARIABLE cout : INTEGER RANGE 0 TO 50000000:=0。IF RISING_EDGE(lcd_clk)THENif sint=“00”thencase sint iswhen “11”=CASE state ISWHEN clear_display= rsWHEN set_initial=IF datatELSIF datat=3 THEN rsELSIF datat=4 THEN rsELSE rsEND IF。state IF num =7 THEN num:=0。程序包 entity choice4_1 is定義實(shí)體 port(s:in std_logic_vector(1 downto 0)。begin process(clkf,rf)計數(shù)分頻variable t:integer range 0 to 256。beginif a=39。when “00000100”=d:=“11110101”。when “00010100”=d:=“01001011”。when “00100100”=d:=“00001101”。when “00110100”=d:=“10111010”。use 。測頻控制信號發(fā)生器 library ieee。clk:計數(shù)器時鐘，clr:清零信號,en:計數(shù)使能信號q: out std_logic_vector(3 downto 0)。end case。use 。測頻控制器ponent testpl待調(diào)用的測頻控制信號發(fā)生器端口定義 port(clk:in std_logic。signal qout,rout: std_logic_vector(15 downto 0)。二、實(shí)驗(yàn)內(nèi)容和要求設(shè)計一個數(shù)字時鐘，顯示時（2位），分（2位），秒（2位），具體要求是：具有時分秒計數(shù)顯示功能，以24小時循環(huán)計時；數(shù)碼管動態(tài)顯示時，分，秒；具有清零功能。entity second is port(clk,reset:in std_logic。第四篇：EDA實(shí)習(xí)報告電子設(shè)計自動化技術(shù)EDA實(shí)習(xí)報告目錄引 言（1）EDA簡介（2）EDA的設(shè)計流程 第一章實(shí)訓(xùn)目的第二章 實(shí)訓(xùn)內(nèi)容一、EDA 開發(fā)軟件Max+plus II 或Quartus II（一）設(shè)計原理圖或VHDL源程序1)原理圖2）VHDL源程序（二）器件及管腳邏分配圖1）調(diào)試編譯與仿真波形2）時序分析圖二、4位全加器設(shè)計（一）設(shè)計1 位全加器1)1 位全加器原理圖2）1位全加器仿真波形（二）四位全加器設(shè)計1）四位全加器原理圖2）器件及管腳邏分配圖3）調(diào)試編譯與仿真波形4）時序分析圖（三）項(xiàng)目二的結(jié)論三、8 線3 線優(yōu)先編碼器管腳真值表（一）原理圖和VHDL程序203130705岳慧慧電子設(shè)計自動化技術(shù)EDA實(shí)習(xí)報告1)38譯碼器的原理圖2）VHDL程序（二）器件及管腳邏分配圖（三）調(diào)試編譯與仿真波形調(diào)試編譯仿真波形（四）時序分析圖（五）項(xiàng)目三的結(jié)論四、10 進(jìn)制計數(shù)器設(shè)計管腳真值表（一）原理圖和VHDL程序1)10 進(jìn)制計數(shù)器2）VHDL程序（二）器件及管腳邏分配圖（三）調(diào)試編譯與仿真波形調(diào)試編譯仿真波形（四）時序分析圖（五）項(xiàng)目四的結(jié)論五、8 位循環(huán)移位寄存器管腳真值表（一）原理圖和VHDL程序1)8 位循環(huán)移位寄存器2）VHDL程序（二）器件及管腳邏分配圖（三）調(diào)試編譯與仿真波形調(diào)試編譯仿真波形（四）時序分析圖（五）項(xiàng)目三的結(jié)論第三章 結(jié) 論203130705岳慧慧電子設(shè)計自動化技術(shù)EDA實(shí)習(xí)報告引言（1）EDA簡介電子技術(shù)的迅猛發(fā)展，高新技術(shù)日新月異。u適配適配是為了將綜合器產(chǎn)生的網(wǎng)表文件裝配于指定的目標(biāo)器中，而產(chǎn)生最終的編程文件。（四）時序分析圖此處，我進(jìn)行Classic Timing Analyzer 時序分析，可以得到A、B、C、所以仿真波形圖上不存在毛刺，很完美。2）1位全加器仿真波形仿真結(jié)果如圖，1位全加器設(shè)計成功。設(shè)計輸入方法，包括圖形輸入、文本輸入等2．設(shè)計編譯3．器件選擇及管腳分配 4．設(shè)計仿真 5．時序分析 6．編程下載83 優(yōu)先編碼器的VHDL 描述有多種方法，設(shè)計過程中可以根據(jù)真值表采用case?when語句、with?select 語句、if?then 結(jié)構(gòu)等多種手段實(shí)現(xiàn)，也可以根據(jù)真值表分析輸入輸出間的邏輯關(guān)系，根據(jù)邏輯關(guān)系寫出其布爾表達(dá)式，根據(jù)布爾代數(shù)式調(diào)用基本邏輯門元件實(shí)現(xiàn)83 優(yōu)先編碼器，詳細(xì)方案與方法略。DOWNTO 0)。END sample。（五）項(xiàng)目四的結(jié)論我熟練掌握了EDA的圖形編程方法、開發(fā)流程、以及組合邏輯電路的設(shè)計、分析、綜合、仿真方法。203130705岳慧慧電子設(shè)計自動化技術(shù)EDA實(shí)習(xí)報告（一）原理圖和VHDL程序 1)8 位循環(huán)移位寄存器以上為采用圖形輸入法完成的一個8 位循環(huán)移位寄存器2）VHDL程序 位循環(huán)移位寄存器的VHDL描述有多種方法，設(shè)計過程中可以根據(jù)真值表采用case?when、with?select、if?then以及加減運(yùn)算等多種結(jié)構(gòu)實(shí)現(xiàn)，也可以根據(jù)真值表分析輸入輸出間的邏輯關(guān)系，根據(jù)邏輯關(guān)系寫出其布爾表達(dá)式，根據(jù)布爾代數(shù)式調(diào)用基本邏輯門元件實(shí)現(xiàn)8 位循環(huán)移位寄存器。很多問題最終在老師同學(xué)和自己的不懈努力中得以解決。 then DOUT203130705岳慧慧電子設(shè)計自動化技術(shù)EDA實(shí)習(xí)報告第三章 結(jié) 論首先，通過對這門課程相關(guān)理論的學(xué)習(xí)，我掌握EDA的一些基本的的知識，現(xiàn)代電子產(chǎn)品的性能越來越高，復(fù)雜度越來越大，更新步伐也越來越快。USE 。（四）時序分析圖203130705岳慧慧電子設(shè)計自動化技術(shù)EDA實(shí)習(xí)報告上述時間分析可以得到，輸出信號存在的時間延遲，它主要與器件速度、表達(dá)邏輯的合理性有關(guān)，選用速度更高器件、優(yōu)化設(shè)計可以使該值降低。039。首先給出設(shè)計原理并提出實(shí)現(xiàn)方案論證，經(jīng)指導(dǎo)教師同意后，通過設(shè)計輸入、編譯綜合、仿真驗(yàn)證等過程完成并驗(yàn)證設(shè)計。139。203130705岳慧慧電子設(shè)計自動化技術(shù)EDA實(shí)習(xí)報告仿真波形8線3線優(yōu)先編碼器的仿真波形如下圖所示：當(dāng)38譯碼器的片選信號為000時，片選信號選中輸出的個位，當(dāng)38譯碼器的片選信號為001時，片選信號選中輸出的十位，當(dāng)38譯碼器的片選信號為010時，片選信號選中輸出的個位，當(dāng)38譯碼器的片選信號為011時，片選信號選中輸出的十位，當(dāng)38譯碼器的片選信號為100時，片選信號選中輸出的個位，當(dāng)38譯碼器的片選信號為101時，片選信號選中輸出的十位，就這樣動態(tài)掃描，當(dāng)輸入的時鐘信號頻率很高的時候，就形成了我們的時鐘。2．仿真波形仿真波形如下圖所示：203130705岳慧慧電子設(shè)計自動化技術(shù)EDA實(shí)習(xí)報告當(dāng)A3A2A1A0=0000，B3B2B1B0=0000時，S3S2S1S0=0000 ；當(dāng)A3A2A1A0=0101，B3B2B1B0=1100時，S3S2S1S0=0001，其他時刻波形也與全加器功能相符，全加器設(shè)計成功。輸出SUM＝A＋B＋CIN，當(dāng)SUM 大于255 時，COUT 置‘1’。2)復(fù)習(xí)加法器的原理，掌握加法器的設(shè)計實(shí)現(xiàn)方法，設(shè)計實(shí)現(xiàn)數(shù)字系統(tǒng)設(shè)計中常用的4位全加器，在此基礎(chǔ)上進(jìn)一步熟悉MAX+PLUSⅡ或Quartus II 軟件的使用方法，熟練掌握EDA的圖形編程方法、開發(fā)流程、以及組合邏輯電路的設(shè)計、分析、綜合、仿真方法?？梢哉f，EDA技術(shù)打破了軟件設(shè)計和硬件設(shè)計間的壁壘，是一門綜合性學(xué)科，一種多方位技能技術(shù)。signal second10n:std_logic_vector(2 downto 0)。在時、分、秒模塊中，包括復(fù)位和預(yù)置數(shù)，其主要思路如下：秒鐘的模塊：設(shè)計一個60進(jìn)制的計數(shù)器，以clk為其時鐘信號，每60個clk后產(chǎn) 生一個進(jìn)位信號CF給分鐘模塊，作為分鐘進(jìn)程的響應(yīng)信號。u4:t10 port map(c3,clr,tsten,qout(15 downto 12),c4)。datain: in std_logic_vector(15 downto 0)。q: OUT STD_LOGIC_VECTOR(26 DOWNTO 0))。七段數(shù)碼管的譯碼器 library IEEE。 then cqiprocess(cqi)begin if cqi=“1001” then c10數(shù)碼管控制器 library ieee。計數(shù)器清零信號 load:out std_logic)。architecture syn of lpm_counter0 is signal sub_wire0 : std_logic_vector(26 downto 0)。when “00111010”=d:=“11101111”。when “00101010”=d:=“01000000”。when “00011010”=d:=“00010011”。when “00001010”=d:=“11000101”。 then if a39。use 。end process。END CASE。stateEND IF。END IF。qf:out std_logic_vector(7 downto 0))。set_addram1設(shè)置顯示 cgram 字符的 addram 地址。USE 。目前，就FPGA/CPLD開發(fā)來說，比較常用和流行的HDL主要有ABELHDL、AHDL和VHDL[1]。 THEN檢測時鐘上升沿IF EN = 39。THEN Q1