zyb-ch2-eda設計流程及其工具(專業(yè)版)
【正文】 35硬 IPl提供 設計 的最 終階 段 產(chǎn) 品：掩膜。n NCVerilog/NCVHDL： 很好的 Verilog /VHDL仿真軟件 ，其中 NCVerilog 的前身是著名的 Verilog仿真軟件 VerilogXL， Cadence公司出品。 19 HDL綜合器的輸出文件一般是網(wǎng)表文件，可以是：① 用于電路設計數(shù)據(jù)交換和交流的工業(yè)標準化格式的文件；② 直接用硬件描述語言 HDL表達的標準格式的網(wǎng)表文件；③ 對應 FPGA/CPLD器件廠商的網(wǎng)表文件。u在綜合之后， VHDL綜合器一般都可以生成一個 VHDL網(wǎng)表文件。行為仿真：n在綜合以前對 VHDL所描述的內容進行行為仿真，即將VHDL設計源程序直接送到 VHDL仿真器中仿真。1第 2章 EDA設計流程及其工具： FPGA/CPLD設計流程： ASIC及其設計流程： 常用 EDA工具： MAXPLUS II概述： IP核2 FPGA/CPLD 設計流程FPGA： 現(xiàn)場可編程門陣列 CPLD： 復雜可編程邏輯器件★ 這 2種器件的一般開發(fā)流程為：(One Time Programming)功能仿真原理圖 /HDL文本編輯綜合FPGA/CPLD適配FPGA/CPLD編程下載邏輯綜合器結構綜合器 時序與功能門級仿真FPGA/CPLD 器件和電路系統(tǒng) SRAM結構的配置3設計輸入（原理圖 /HDL文本編輯） 將需設計的電子系統(tǒng)的功能和結構以圖形或文本方式表達。n此時的仿真只是根據(jù) VHDL的語義進行的，與具體電路沒有關系。u這樣的 VHDL網(wǎng)表文件再送到 VHDL仿真器 中進行功能仿真，仿真結果與 門級仿真器 所做的功能仿真的結果基本一致。 HDL綜合器是 EDA設計流程中的一個獨立的設計步驟，它往往被其他 EDA環(huán)節(jié)調用，完成整個設計流程。n FPGA Advantage： VHDL/Verilog完整 開發(fā)系統(tǒng)，可以完成除了布線以外所有的工作， Mentor公司出品。l設計 深度高，靈活性小。 l使用與固 IP同一個 IC生 產(chǎn)線 的 單 元 庫 ， IP應用成功的機率會更高。 n Modelsim： VHDL/Verilog仿真軟件 ，功能比ActiveHDL強大，使用比 ActiveHDL復雜，Mentor公司出品。p 第 2步是對應實際實現(xiàn)目標器件的結構進行優(yōu)化，并使之滿足各種約束條件，優(yōu)化關鍵路徑等。u兩者仿真用的 文件格式 不同，即網(wǎng)
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