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zyb-ch2-eda設(shè)計流程及其工具-文庫吧在線文庫

2025-02-10 02:28上一頁面

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【正文】 塊。 這時是不考慮實際器件實現(xiàn)的,即完全與硬件無關(guān),這個過程是一個通用電路原理圖形成的過程。 22 適配 器(布局布線器) 完成目標(biāo)系統(tǒng)在器件上的布局布線,通常由廠商提供的專門針對器件的軟件來完成。25常見的 EDA工具n ActiveHDL: VHDL/Verilog仿真軟件 ,簡單易用, Aldec公司出品。 l網(wǎng) 絡(luò) 上已有豐富的各 類 IP出售,使 設(shè)計 者之 間資 源共享,加快 產(chǎn) 品 設(shè)計 ,降低 產(chǎn) 品 設(shè)計風(fēng)險 。l有 較 大的 設(shè)計 深度,以網(wǎng)表文件的形式提交客 戶 使用。② 必 須實現(xiàn) IP模 塊 的 優(yōu) 化 設(shè)計 。 l基于移植的 設(shè)計 復(fù)用方法使用硬 IP。 l不涉及物理 實現(xiàn) , 為 后 續(xù)設(shè)計 留有空 間 ,增大了 IP的靈活性和適 應(yīng) 性。26 一種最常用的用于 FPGA/CPLD開發(fā)設(shè)計的軟件平臺,其主要功能和設(shè)計流程為:圖形或 HDL編輯器Compiler Netlist ExtractorDatabaseBuilderLogicSynthesizer Partitioner FitterTimingSNFExtractorAssembler 編程器設(shè)計輸入 綜合或編譯 適配器件仿真下載編譯網(wǎng)表提取 數(shù)據(jù)庫建立 邏輯綜合 邏輯分割 適配 延時網(wǎng)表提取 編程文件匯編 MAX+PLUSⅡ 概述27設(shè)計輸入MAX+PLUS II圖形編輯器MAX+PLUS II文本編輯器器件編程MAX+PLUS II編程器項目編譯編譯器網(wǎng)表提取器適配邏輯 綜合器數(shù)據(jù)庫建庫器項目校驗MAX+PLUS II仿真器MAX+PLUS II時間分析器MAX+PLUS II信息處理器和層次顯示28MAX+PLUSⅡ 的管理器窗口29輸入符號 總線節(jié)點名稱74163 符號 輸出符號連接點輸入管腳名 輸出管腳名總線名稱MAX+PLUSⅡ 的原理圖編輯器30MAX+PLUSⅡ 的 HDL文本編輯器31MAX+PLUSⅡ 的波形編輯器32l 具有知識產(chǎn)權(quán) 的 IP模 塊 的使用是 現(xiàn) 代數(shù)字系 統(tǒng)設(shè)計 最有效方法之一。n Spectrum: VHDL/Verilog綜合軟件 ,可以加比較多的約束條件。 20 仿真器 在 EDA技術(shù)中仿真的地位非常重要,行為模型的表達(dá)、電子系統(tǒng)的建模、邏輯電路的驗證以及門級系統(tǒng)的測試,每一步都離不開仿真器的模擬檢測。17 HDL綜合器
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