【正文】 END PROCESS。END ENTITY muxk。ENTITY muxk ISPORT(a1,a2,a3,s0,s1:I outy:OUT BIT)。139。139。設(shè)計(jì)者可利用HDL程序來描述所希望的電路系統(tǒng)，規(guī)定器件結(jié)構(gòu)特征和電路的行為方式；然后利用綜合器和適配器將此程序編程能控制FPGA和CPLD內(nèi)部結(jié)構(gòu)，并實(shí)現(xiàn)相應(yīng)邏輯功能的的門級或更底層的結(jié)構(gòu)網(wǎng)表文件或下載文件。USE 。write_cgram字模寫入 cgram。COMPONENT fangbo PORT(clkf,rf:in std_logic。IF coutELSIF coutELSE cout:=0。t:=“00000000”。WHEN set_addram2=rsdataWHEN diaplay_cgrom=rsIF datat=0 THEN dataELSIF datat=1 THEN dataELSIF datat=2 THEN dataELSIF datat=3 THEN dataELSIF datat=4 THEN dataELSIF datat=5 THEN dataELSIF datat=6 THEN dataELSIF datat=7 THEN dataELSIF datat=8 THEN dataELSIF datat=9 THEN dataELSIF datat=10 THEN dataELSIF datat=11 THEN dataELSIF datat=12 THEN dataELSIF datat=13 THEN dataELSIF datat=14 THEN dataELSE dataEND IF。end case。use 。139。when “00001001”=d:=“11001111”。when “00011001”=d:=“00011010”。when “00101001”=d:=“00110101”。when “00111001”=d:=“11101001”。end lpm_counter0。計(jì)數(shù)器使能信號 clr_t:out std_logic。139。end art。architecture art of lx is ponent lpm_counter0待調(diào)用的頻率生成器端口定義 PORT(clock: IN STD_LOGIC。數(shù)碼管選擇器ponent led待調(diào)用的數(shù)碼管選擇器端口定義 port(clk:in std_logic。u3:t10 port map(c2,clr,tsten,qout(11 downto 8),c3)。根據(jù)實(shí)驗(yàn)要求，將設(shè)計(jì)分為5個(gè)主要部分，時(shí)功能模塊、分功能模塊、秒功能模塊、掃描儀功能模塊和7段LED功能模塊。architecture one of second is signal second1n:std_logic_vector(3 downto 0)。在硬件方面，EDA技術(shù)融合了大規(guī)模集成電路制造技術(shù)、集成電路板圖設(shè)計(jì)技術(shù)、可編程器件編程技術(shù)、自動(dòng)測試技術(shù)等；在計(jì)算機(jī)輔助工程方面融合了計(jì)算機(jī)輔助設(shè)計(jì)、計(jì)算機(jī)輔助制造、計(jì)算機(jī)輔助測試、計(jì)算機(jī)輔助分析、計(jì)算機(jī)輔助工程技術(shù)以及多種計(jì)算機(jī)語言的設(shè)計(jì)概念；在現(xiàn)代電子學(xué)方面容納了諸如計(jì)算機(jī)設(shè)計(jì)技術(shù)、電子線路設(shè)計(jì)理論、數(shù)字信息處理技術(shù)、數(shù)字系統(tǒng)建模和優(yōu)化技術(shù)以及基于微波技術(shù)的長線技術(shù)理論。203130705岳慧慧電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告第一章 實(shí)訓(xùn)目的1)掌握MAX+PLUSⅡ或Quartus II 的安裝與使用方法，EDA 的開發(fā)流程及相關(guān)分析綜合方法。二、4位全加器設(shè)計(jì) 位全加器的管腳如下圖所示：其中CIN 表示輸入進(jìn)位位，COUT 表示輸出進(jìn)位位，輸入A 和B 分別表示加數(shù)和被加數(shù)。仿真結(jié)果與全加器真值表相同，四位全加器設(shè)計(jì)成功。（三）調(diào)試編譯與仿真波形調(diào)試編譯編譯結(jié)果正確，無錯(cuò)誤，但是有兩個(gè)警告。ARCHITECTURE sample OF ENCODER IS BEGIN P1:PROCESS(I,SEL)BEGIN if SEL=39。1．計(jì)算機(jī)及操作系統(tǒng)2．MAX+Plus II 或Quartus II 軟件 3．編程電纜（可選）① 根據(jù)所學(xué)相關(guān)知識，運(yùn)用MAX+PLUS II 或Quartus II 軟件的文本文件輸入方法，編寫VHDL 程序，實(shí)現(xiàn)10 進(jìn)制計(jì)數(shù)器的設(shè)計(jì)。if UD=39。仿真波形 位循環(huán)移位寄存器的仿真波形如下圖所示：203130705岳慧慧 30電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告從仿真波形可以看出，輸入輸出結(jié)果滿足所設(shè)計(jì)電路功能，符合前文真值表，8 位循環(huán)移位寄存器達(dá)到設(shè)計(jì)要求。附：參考程序LIBRARY IEEE。實(shí)現(xiàn)這種進(jìn)步的主要原因就是微電子技術(shù)和電子技術(shù)的發(fā)展。其中我遇到了一些代碼上的書寫錯(cuò)誤問題，編譯無法運(yùn)行問題，以及時(shí)序仿真時(shí)出現(xiàn)的問題。本實(shí)驗(yàn)中根據(jù)真值表，通過VHDL語言的ifthen結(jié)構(gòu)實(shí)現(xiàn)8位循環(huán)移位寄存器。我完成的主要工作是設(shè)計(jì)了數(shù)字系統(tǒng)設(shè)計(jì)中常用的一個(gè)10 進(jìn)制計(jì)數(shù)器，并且利用波形仿真驗(yàn)證ＶＨＤＬ程序和原理圖的正確性。四、10 進(jìn)制計(jì)數(shù)器設(shè)計(jì)管腳 進(jìn)制計(jì)數(shù)器的管腳如圖：其中IN 表示輸入編碼位，Sel 為片選信號，Y 表示輸出編碼值，YS 與YEX 表示器件狀態(tài)，“11”表示器件未選中，“01”表示無鍵按下，“10”表示器件工作態(tài)。203130705岳慧慧電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告SEL: IN STD_LOGIC。（一）原理圖和VHDL程序 1)38譯碼器的原理圖203130705岳慧慧電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告以上為采用圖形輸入法完成的一個(gè)38優(yōu)先譯碼器。（二）四位全加器設(shè)計(jì)與門的兩個(gè)輸入A 和B 分配給管腳3 與2，輸出C分配給管腳44，輸出O分配給管腳43，所選器件為EPM3032ALC444。我掌握了MAX+PLUSⅡ或Quartus II 的安裝與使用方法，EDA 的開發(fā)流程及相關(guān)分析綜合方法，在此基礎(chǔ)上進(jìn)一步熟悉MAX+PLUSⅡ或Quartus II 軟件的使用方法，熟練掌握EDA的圖形編程方法、開發(fā)流程、以及組合邏輯電路的設(shè)計(jì)、分析、綜合、仿真方法。u 功能仿真與時(shí)序仿真1)功能仿真是指針對文本設(shè)計(jì)、原理圖設(shè)計(jì)及其它設(shè)計(jì)方法的邏輯功能進(jìn) 2)行測試模擬，以便了解所設(shè)計(jì)電路實(shí)現(xiàn)的功能是否符合要求。傳統(tǒng)的電子技術(shù)設(shè)計(jì)方法，以不能幫助我們更好的、高效的完成設(shè)計(jì)任務(wù)。cf:out std_logic。在軟件工具平臺上，進(jìn)行VHDL語言的各模塊編程輸入、編譯實(shí)現(xiàn)和仿真驗(yàn)證。signal datao: std_logic_vector(3 downto 0)。tsten:out std_logic。entity lx is port(clk: in std_logic。end process。q:4位計(jì)數(shù)結(jié)果輸出 c10: out std_logic)。use 。library lpm。when “00110101”=d:=“11000101”。when “00100101”=d:=“00010011”。when “00010101”=d:=“01000000”。when “00000101”=d:=“11101111”。039。begin if(rf=39。信號選擇端口s d1,d2: in std_logic_vector(7 downto 0)。t:=“00000000”。WHEN set_cgram=rsdataIF num END IF。BEGINIF clk39。COMPONENT choice4_1PORT(s:in std_logic_vector(1 downto 0)。ARCHITECTURE fwm OF boxing4 ISTYPE states IS(clear_display,set_initial,set_cgram,write_cgram,set_addram1,diaplay_cgram,set_addram2,diaplay_cgrom)。目前Altera已經(jīng)停止了對Maxplus II 的更新支持，Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。輸出七段數(shù)碼狀態(tài)機(jī) 輸入01輸出第二篇：EDA實(shí)習(xí)報(bào)告EDA實(shí)驗(yàn)報(bào)告系別：班級：姓名：學(xué)號：目錄 II軟件介紹EDA是電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation）縮寫。039。END。ARCHITECTURE one OF mux21a IS BEGIN PROCESS(a,b,s)BEGIN IF s = 39。u2:mux21aPORTMAP(a=a1,b=temp,s=s1,y=outy)。ENTITY CNT10 IS PORT(CLK,RST,EN : IN STD_LOGIC。039。這樣在實(shí)際做實(shí)驗(yàn)時(shí)，可以把許多設(shè)計(jì)型實(shí)驗(yàn)的難度降低，同時(shí)能有更多的時(shí)間讓實(shí)驗(yàn)者動(dòng)手做實(shí)驗(yàn)，研究問題，提高實(shí)驗(yàn)效率。set:in std_logic。TYPE ram_array0 IS ARRAY(0 TO 7)OF STD_LOGIC_VECTOR(7 DOWNTO 0)。END COMPONENT。VARIABLE datat:INTEGER RANGE 0 TO 15。END CASE。END IF。use 。architecture behav of sin is signal a:bit。else tmp:=tmp+1。when “00001110”=d:=“10010110”。when “00011110”=d:=“00000001”。when “00101110”=d:=“01100000”。when “00111110”=d:=“11111110”。lpm_width : natural)。event and clk=39。數(shù)碼管掃描頻率datain: in std_logic_vector(15 downto 0)。輸出8位信號 end ymq。c10: out std_logic)。譯碼器ponent ymq待調(diào)用的譯碼器端口定義 port(d_in: in std_logic_vector(3 downto 0)。u9:lpm_counter0 port map(clk,q(25)=clk1,q(15)=clk2,q(17)=clk3)。掃描儀模塊VHDL程序見附錄四: 仿真波形如下：封裝如下圖：7段LED模塊：根據(jù)動(dòng)態(tài)掃描儀的片選信號來依次點(diǎn)亮我們所需的時(shí)間。LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。2)原理圖輸入。6)初步掌握VHDL語言和原理圖的設(shè)計(jì)輸入，編譯，仿真和調(diào)試過程，理解VHDL語言的基本特點(diǎn)包括結(jié)構(gòu)、語法、數(shù)據(jù)類型等。將4個(gè)1位全加器級聯(lián)構(gòu)成四位全加器。同時(shí)復(fù)習(xí)加法器的原理，掌握加法器的設(shè)計(jì)實(shí)現(xiàn)方法，我完成的主要工作是設(shè)計(jì)了數(shù)字系統(tǒng)設(shè)計(jì)中常用的一個(gè)半加器。同時(shí)復(fù)習(xí)加法器的原理，掌握加法器的設(shè)計(jì)實(shí)現(xiàn)方法，我完成的主要工作是設(shè)計(jì)了數(shù)字系統(tǒng)設(shè)計(jì)中常用的一個(gè)38優(yōu)先編碼器，并且利用波形仿真驗(yàn)證ＶＨＤＬ程序和原理圖的正確性。039。2）VHDL程序83優(yōu)先編碼器的VHDL描述有多種方法，設(shè)計(jì)過程中可以根據(jù)真值表采用case?when語句、with?select語句、if?then結(jié)構(gòu)等多種手段實(shí)現(xiàn)，也可以根據(jù)真值表分析輸入輸出間的邏輯關(guān)系，根據(jù)邏輯關(guān)系寫出其布爾表達(dá)式，根據(jù)布爾代數(shù)式調(diào)用基本邏輯門元件實(shí)現(xiàn)83優(yōu)先編碼器。真值表 位循環(huán)移位寄存器的真值表如下：移位開始，循環(huán)左移時(shí)，CP 上每來一個(gè)脈沖升沿，寄存器從輸出從低位開始依次左移一位，同時(shí)最高位給最低位。通過資料我知道了74HC164是8位移位寄存器，當(dāng)其中一個(gè)（或二個(gè)）選通串行輸入端的低電平禁止進(jìn)入新數(shù)據(jù)，并把第一個(gè)觸發(fā)器在下一個(gè)時(shí)鐘脈沖來后復(fù)位到低電平時(shí)，門控串行輸入端（A 和B）可完全控制輸入數(shù)據(jù)。LR : IN STD_LOGIC。DOUT: BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0))。雖然不管時(shí)鐘處于高電平或低電平時(shí)，串行輸入端的數(shù)據(jù)都可以被改變，但只有滿足建立條件203130705岳慧慧電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告 的信息才能被輸入。1．計(jì)算機(jī)及操作系統(tǒng)2．MAX+Plus II 或Quartus II 軟件 3．編程電纜（可選）① 根據(jù)所學(xué)相關(guān)知識，運(yùn)用MAX+PLUS II 或Quartus II 軟件的文本文件輸入方法，編寫VHDL 程序，實(shí)現(xiàn)8 位循環(huán)移位寄存器的設(shè)計(jì)。203130705岳慧慧電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告（二）器件及管腳邏分配圖管腳分配情況如圖，所選器件為EPM3032ALC444。039。我發(fā)現(xiàn)用VHDL硬件描述語言的形式來進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)方便靈活，利用EDA軟件進(jìn)行編譯優(yōu)化仿真極大地減少了電路設(shè)計(jì)時(shí)間和可能發(fā)生的錯(cuò)誤，降低了開發(fā)成本，這種設(shè)計(jì)方法必將在未來的數(shù)字系統(tǒng)設(shè)計(jì)中發(fā)揮越來越重要的作用。得出的結(jié)論是根據(jù)波形圖結(jié)果，波形符合邏輯關(guān)系，無毛刺，十分完美地實(shí)現(xiàn)一位全加器。首先給出設(shè)計(jì)原理并提出實(shí)現(xiàn)方案，經(jīng)指導(dǎo)教師同意后，通過設(shè)計(jì)輸入、編譯綜合、仿真驗(yàn)證等過程完成并驗(yàn)證設(shè)計(jì)。1)計(jì)算機(jī)及操作系統(tǒng)2)MAX+Plus II 或Quartus II 軟件 3)編程電纜（可選），包括圖形輸入、文本輸入等 （一）設(shè)計(jì)原理圖或VHDL源程序203130705岳慧慧電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告1)原理圖我設(shè)計(jì)了一個(gè)半加器，A和B是輸入端，C是進(jìn)位輸出，D是加法輸出以上為采用圖形輸入法完成的一個(gè)二輸入半加器電路 2）VHDL源程序O（二