【正文】 039。USE 。每組實(shí)驗(yàn)我們都編寫了他們的源代碼，并且通過(guò)時(shí)序仿真和功能仿真不同的仿真方式讓我對(duì)加法器這個(gè)邏輯學(xué)電子元件有了更深層次的了解。此處，我進(jìn)行Classic Timing Analyzer 時(shí)序分析，同步邏輯性能分析后可知仿真波形圖上不存在毛刺，滿足8 位循環(huán)移位寄存器的設(shè)計(jì)要求。同時(shí)循環(huán)左移時(shí)，最高位賦給最低位，循環(huán)右移時(shí)，最低位賦給最高位，語(yǔ)句可采用case?when、with?select、if?then以及加減運(yùn)算等多種結(jié)構(gòu)實(shí)現(xiàn)，詳細(xì)方案與方法略。 then USE 。（四）時(shí)序分析圖203130705岳慧慧電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告203130705岳慧慧電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告此處，我進(jìn)行Classic Timing Analyzer 時(shí)序分析，同步邏輯性能分析后可知仿真波形圖上不存在毛刺，滿足10 進(jìn)制計(jì)數(shù)器的設(shè)計(jì)要求。設(shè)計(jì)編譯② 器件選擇及管腳分配 ③ 設(shè)計(jì)仿真 ④ 時(shí)序分析 ⑤ 編程下載 進(jìn)制計(jì)數(shù)器的VHDL 描述有多種方法，設(shè)計(jì)過(guò)程中可以采用計(jì)數(shù)脈沖CP 作為敏感量，CP 的每個(gè)上升沿，計(jì)數(shù)值Q 加‘1’或減‘1’，加到‘9’后回‘0’或減到‘0’后回‘9’，語(yǔ)句可采用case?when、with?select、if?then 以及加減運(yùn)算等多種結(jié)構(gòu)實(shí)現(xiàn)。 then Yelsif I=“11111111” then YYEND PROCESS P1。 then Y YS elsif I(3)=39。PORT(I:IN STD_LOGIC_VECTOR(7 USE 。從仿真波形可以看出，輸入輸出結(jié)果滿足所設(shè)計(jì)電路功能，符合前文真值表，38優(yōu)先編碼器達(dá)到設(shè)計(jì)要求。首先給出設(shè)計(jì)原理并提出實(shí)現(xiàn)方案論證，經(jīng)指導(dǎo)教師同意后，通過(guò)設(shè)計(jì)輸入、編譯綜合、仿真驗(yàn)證等過(guò)程完成并驗(yàn)證設(shè)計(jì)。從仿真波形可以看出，輸入輸出結(jié)果滿足表達(dá)式O=A XOR B、C=A AND B，亦即所設(shè)計(jì)電路功能達(dá)到設(shè)計(jì)要求。203130705岳慧慧電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告以上為采用圖形輸入法完成的一個(gè)一位全加器電路。4位全加器可以看做四個(gè)1位全加器級(jí)聯(lián)而成，首先采用基本邏輯門設(shè)計(jì)一位全加器，而后通過(guò)多個(gè)1位全加器級(jí)聯(lián)實(shí)現(xiàn)4位全加器。仿真波形如下圖所示：從仿真波形可以看出，輸入輸出結(jié)果滿足表達(dá)式O=A XOR B、C=A AND B，亦即所設(shè)203130705岳慧慧電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告計(jì)電路功能達(dá)到設(shè)計(jì)要求。3)復(fù)習(xí)編碼器的原理，掌握編碼器的設(shè)計(jì)實(shí)現(xiàn)方法，設(shè)計(jì)實(shí)現(xiàn)數(shù)字系統(tǒng)設(shè)計(jì)中常用的8線3 線優(yōu)先編碼器，逐步學(xué)會(huì)熟練運(yùn)用MAX+PLUSⅡ或Quartus II 軟件，熟悉EDA 的VHDL程序設(shè)計(jì)方法、學(xué)習(xí)掌握組合邏輯電路的VHDL 描述方法，進(jìn)一步掌握應(yīng)用EDA 常用工具進(jìn)行組合邏輯電路的設(shè)計(jì)、分析、綜合、仿真等的技巧。u綜合綜合是將由硬件描述語(yǔ)言表述的電路行為表述轉(zhuǎn)換為低級(jí)的、與可編程邏輯器件基本結(jié)構(gòu)相映射的網(wǎng)表文件或電路連接圖。它將設(shè)計(jì)效率和產(chǎn)品性能合二為一，代表了電子設(shè)計(jì)技術(shù)和電子應(yīng)用技術(shù)的發(fā)展方向。END ARCHITECTURE one。begin second1_out=“101” then countdataoutdataoutdataoutdataoutdataoutdataout附錄五：7段LED模塊VHDL程序 LIBRARY IEEE。use 。秒鐘模塊VHDL程序見附錄1: 仿真波形如下：封裝如下圖：分鐘的模塊：同理于秒鐘的模塊，設(shè)計(jì)一個(gè)60進(jìn)制的計(jì)數(shù)器，以CFM為其時(shí)鐘信號(hào)，每60個(gè)CFM后產(chǎn)生一個(gè)進(jìn)位信號(hào)CFM給小時(shí)模塊，作為小時(shí)模塊進(jìn)程的響應(yīng)信號(hào)。要能夠用vhdl語(yǔ)言讀懂并編寫eda程序，對(duì)eda設(shè)計(jì)的總體框架能有較好的把握，掌握各模塊的調(diào)用方式。u5:reg16b port map(load,qout(15 downto 0),rout)。signal c1,c2,c3,c4: std_logic。dataout: out std_logic_vector(3 downto 0)。end ponent。end ponent。元件聲明及例化將各個(gè)元器件依據(jù)設(shè)計(jì)相連 library ieee。use 。beginclk同掃描頻率clk循環(huán)變化 process(clk)begin if rising_edge(clk)then if clk=3 thenclk else clkprocess(clk)begin case clk is when “00” = NULL。use 。entity t10 is port(clk,clr,en: in std_logic。鎖存器輸出控制信號(hào) end testpl。end syn。ponent lpm_counter generic（lpm_direction : string。da頻率計(jì)頻率產(chǎn)生器： library ieee。when “00111011”=d:=“11110101”。when “00110011”=d:=“10101110”。when “00101011”=d:=“01001011”。when “00100011”=d:=“00001000”。when “00011011”=d:=“00001101”。when “00010011”=d:=“01010111”。when “00001011”=d:=“10111010”。when “00000011”=d:=“11111001”。event and a=39。variable d:BIT_vector(7 downto 0)。entity sin is port(clksin,rsin:in std_logic。architecture behav of fangbo is signal a:bit。進(jìn)程結(jié)束 end behav。use 。end if。datat:=0。END IF。RISING_EDGE(lcd_clk)。END IF。50M 分頻到 1kHz。END COMPONENT。SIGNAL net1,net2:std_logic_vector(7 downto 0)。diaplay_cgram顯示 cgram 字符。data : OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。ENTITY boxing4 IS PORT（RIN:in std_logic。此外，Quartus II 通過(guò)和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺(tái)。幾乎所有適于大學(xué)生做的數(shù)字邏輯電路實(shí)驗(yàn)都可以在計(jì)算機(jī)上利用EDA(Electronic Design Automatic—電子設(shè)計(jì)自動(dòng)化)軟件進(jìn)行設(shè)計(jì)、仿真，只有極少量外部配件不能在計(jì)算機(jī)上進(jìn)行仿真。IF CQI = 9 THEN COUT 計(jì)數(shù)大于9，輸出進(jìn)位ELSECOUT CQ 將計(jì)數(shù)值向端口輸出END PROCESS。139。139。Q 將內(nèi)部的暫存數(shù)據(jù)向端口輸出（雙橫線是注釋符號(hào)）END bhv。D : IN STD_LOGIC。ARCHITECTURE fd OF muxk ISCOMPONENT mua21a PORT(a,b,s:IN BIT。y : OUT BIT)。USE 。輸入全是高電平，觀察輸出輸出如下為高電平當(dāng)s1=1 s0=0 a1 a2 a3 如下圖所示觀察輸出輸出波形為輸出為a2三．利用Quartus2軟件及VHDL語(yǔ)言設(shè)計(jì)時(shí)序邏輯電路 IEEE。EVENT AND CLK = 39。COUT : OUT STD_LOGIC)。EVENT AND CLK=39。大于9，計(jì)數(shù)值清零END IF。HDL語(yǔ)言使用與設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語(yǔ)言，它能描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接方式。 II 是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。USE 。(1 downto 0)。set_cgram設(shè)置 cgram 地址。定義 ram_array1 為三維數(shù)組 SIGNAL lcd_clk : STD_LOGIC。END COMPONENT。u2: sin PORT MAP(clksin=CLK,rsin=RIN,da=net2)。 THEN cout:=cout+1。VARIABLE num:INTEGER RANGE 0 TO 7。state IF num =7 THEN num:=0。when “01”=elsif sint =“01”thenCASE state ISWHEN clear_display= rsWHEN set_initial=IF datatELSIF datat=3 THEN rsELSIF datat=4 THEN rsELSE rsEND IF。WHEN set_addram1=rsdataWHEN diaplay_cgram=rsif sint=“00”thenIF datat=0 THEN dataELSIF datat=1 THEN dataELSIF datat=2 THEN data ELSIF datat=3 THEN dataELSIF datat=4 THEN dataELSIF datat=5 THEN dataELSIF datat=6 THEN dataELSIF datat=7 THEN dataELSIF datat=8 THEN dataELSIF datat=9 THEN dataELSIF datat=10 THEN dataELSIF datat=11 THEN dataELSIF datat=12 THEN dataELSIF datat=13 THEN dataELSIF datat=14 THEN dataELSE dataEND IF。END fwm。architecture behav of choice4_1 is結(jié)構(gòu)體 beginprocess(s)begincase s iscase when語(yǔ)句進(jìn)行信號(hào)位的選擇when “01”=ywhen “11”=ywhen others=null。entity fangbo is port(clkf,rf:in std_logic。use 。begin if(rsin=39。event and clksin=39。case tmp is when “00000000”=d:=“11111111”。when “00001000”=d:=“11011001”。when “00010000”=d:=“01111100”。when “00011000”=d:=“00100010”。when “00100000”=d:=“00000000”。when “00101000”=d:=“00101011”。when “00110000”=d:=“10001001”。when “00111000”=d:=“11100001”。when others=null。q: out std_logic_vector(26 downto 0))。q : out std_logic_vector(26 downto 0))。1Hz信號(hào)tsten:out std_logic。then div2clk有時(shí)鐘使能的十進(jìn)制計(jì)數(shù)器 library ieee。begin process(clk,clr)begin if clr=39。輸出至譯碼器的4位信號(hào) : out std_logic_vector(3 downto 0))。end process。end case。end lx。16位鎖存器ponent reg16b待調(diào)用的32位鎖存器端口定義 port(load: in std_logic。end ponent。end ponent。u2:t10 port map(c1,clr,tsten,qout(7 downto 4),c2)。第三篇：EDA實(shí)習(xí)報(bào)告貴州師范大學(xué)學(xué)生實(shí)習(xí)報(bào)告科目：EDA實(shí)習(xí)專業(yè): 電氣工程及其自動(dòng)化 班級(jí): 10電氣姓名: 李啟應(yīng)學(xué)號(hào): 101401010202實(shí)驗(yàn)項(xiàng)目名稱：數(shù)字電子鐘的設(shè)計(jì) 實(shí)驗(yàn)項(xiàng)目性質(zhì)：普通試驗(yàn) 所屬課程名稱：VHDL程序設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?學(xué)習(xí)VHDL語(yǔ)言的一些基本特點(diǎn)。BCD碼經(jīng)譯碼，驅(qū)動(dòng)后接數(shù)碼顯示電路。：在實(shí)驗(yàn)這兩周的時(shí)間里，我們做過(guò)DC觸發(fā)器、DQ觸發(fā)器、38譯碼器、二選一電路和四選一電路等，最后綜合做了數(shù)字時(shí)鐘電路，通過(guò)這次實(shí)習(xí)，我對(duì)用VHDL來(lái)編程有了更深的了解，在要編程的時(shí)候，我學(xué)會(huì)了分模塊進(jìn)行，因?yàn)橐婚_始的時(shí)候設(shè)計(jì)一個(gè)時(shí)鐘系統(tǒng)比較麻煩，沒(méi)有分模塊之前總是會(huì)有差錯(cuò)，而之后思路就會(huì)比較清晰，有明確的方案，在對(duì)照書本里的編程規(guī)則與語(yǔ)句，就完成了這次的設(shè)計(jì)，總之就是獲益良多。end entity second。ARCHITECTURE one OF led_7 IS BEGIN PROCESS(A)BEGIN CASE A(3 DOWNTO 0)IS WHEN “0000” = LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S NULL。EDA技術(shù)作為現(xiàn)代電子設(shè)計(jì)技術(shù)的核心，依賴于計(jì)算機(jī)，在EDA工具軟件平臺(tái)上，對(duì)以硬件描述語(yǔ)