zyb-ch2-eda設計流程及其工具(更新版)
【正文】 A環(huán)節(jié)調(diào)用，完成整個設計流程。 圖形輸入通常包括 原理圖輸入、狀態(tài)圖輸入 和 波形圖輸入 三種常用方法。u這樣的 VHDL網(wǎng)表文件再送到 VHDL仿真器 中進行功能仿真，仿真結(jié)果與 門級仿真器 所做的功能仿真的結(jié)果基本一致。n將這個網(wǎng)表文件送到仿真器中進行仿真，就可以得到精確的時序仿真結(jié)果了。n此時的仿真只是根據(jù) VHDL的語義進行的，與具體電路沒有關系。216。1第 2章 EDA設計流程及其工具： FPGA/CPLD設計流程： ASIC及其設計流程： 常用 EDA工具： MAXPLUS II概述： IP核2 FPGA/CPLD 設計流程FPGA： 現(xiàn)場可編程門陣列 CPLD： 復雜可編程邏輯器件★ 這 2種器件的一般開發(fā)流程為：(One Time Programming)功能仿真原理圖 /HDL文本編輯綜合FPGA/CPLD適配FPGA/CPLD編程下載邏輯綜合器結(jié)構(gòu)綜合器 時序與功能門級仿真FPGA/CPLD 器件和電路系統(tǒng) SRAM結(jié)構(gòu)的配置3設計輸入（原理圖 /HDL文本編輯） 將需設計的電子系統(tǒng)的功能和結(jié)構(gòu)以圖形或文本方式表達。波形圖主要應用于仿真功能測試時產(chǎn)生某種測試信號 。行為仿真：n在綜合以前對 VHDL所描述的內(nèi)容進行行為仿真，即將VHDL設計源程序直接送到 VHDL仿真器中仿真。n綜合后所得的 EDIF等網(wǎng)表文件通常作為適配器的輸入文件，產(chǎn)生的網(wǎng)表文件中包含了較為精確的延時信息。u在綜合之后， VHDL綜合器一般都可以生成一個 VHDL網(wǎng)表文件。 一般的設計輸入編輯器都支持圖形輸入和 HDL文本輸入。 19 HDL綜合器的輸出文件一般是網(wǎng)表文件，可以是：① 用于電路設計數(shù)據(jù)交換和交流的工業(yè)標準化格式的文件；② 直接用硬件描述語言 HDL表達的標準格式的網(wǎng)表文件；③ 對應 FPGA/CPLD器件廠商的網(wǎng)表文件。一般由廠商提供的專門針對器件的下載軟件和下載電纜線完成。n NCVerilog/NCVHDL： 很好的 Verilog /VHDL仿真軟件 ，其中 NCVerilog 的前身是著名的 Verilog仿真軟件 VerilogXL， Cadence公司出品。 IP核33軟 IPl以 HDL代 碼 形式存在。35硬 IPl提供 設計 的最 終階 段 產(chǎn) 品：掩膜。37課后作業(yè) 根據(jù)教材、參考書籍或從互聯(lián)網(wǎng)上收集相關資料完成：222538演講完畢，謝謝觀
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