【正文】 ELSIF datat=1 THEN dataELSIF datat=2 THEN dataELSIF datat=3 THEN dataELSIF datat=4 THEN dataELSIF datat=5 THEN dataELSIF datat=6 THEN dataELSIF datat=7 THEN dataELSIF datat=8 THEN dataELSIF datat=9 THEN dataELSIF datat=10 THEN dataELSIF datat=11 THEN dataELSIF datat=12 THEN dataELSIF datat=13 THEN dataELSIF datat=14 THEN dataELSE dataEND IF。t:=“00000000”。end case。信號(hào)選擇端口s d1,d2: in std_logic_vector(7 downto 0)。use 。begin if(rf=39。end entity。039。 then if tmp=“00111111” then tmp:=“00000000”。when “00000101”=d:=“11101111”。when “00001101”=d:=“10100010”。when “00010101”=d:=“01000000”。when “00011101”=d:=“00000001”。when “00100101”=d:=“00010011”。when “00101101”=d:=“01100011”。when “00110101”=d:=“11000101”。when “00111101”=d:=“11111100”。library lpm。lpm_type : string。use 。begin process(clk)begin if clk39。q:4位計(jì)數(shù)結(jié)果輸出 c10: out std_logic)。entity led is port(clk:in std_logic。end process。數(shù)碼管控制器輸入四位信號(hào)d_out: out std_logic_vector(7 downto 0))。entity lx is port(clk: in std_logic。q: out std_logic_vector(3 downto 0)。tsten:out std_logic。end ponent。signal datao: std_logic_vector(3 downto 0)。u8:ymq port map(datao,led)。在軟件工具平臺(tái)上，進(jìn)行VHDL語言的各模塊編程輸入、編譯實(shí)現(xiàn)和仿真驗(yàn)證。小時(shí)模塊VHDL程序見附錄三: 仿真波形如下：封裝如下圖：掃描儀模塊：在掃描儀內(nèi)部，有一個(gè)38譯碼器的片選信號(hào)，當(dāng)38譯碼器的片選信號(hào)為000時(shí)，片選信號(hào)選中7段LED模塊中的秒的個(gè)位，當(dāng)38譯碼器的片選信號(hào)為001時(shí)，片選信號(hào)選中7段LED模塊中的秒的十位，當(dāng)38譯碼器的片選信號(hào)為010時(shí)，片選信號(hào)選中7段LED模塊中的分的個(gè)位，當(dāng)38譯碼器的片選信號(hào)為011時(shí)，片選信號(hào)選中7段LED模塊中的分的十位，當(dāng)38譯碼器的片選信號(hào)為100時(shí)，片選信號(hào)選中7段LED模塊中的時(shí)的個(gè)位，當(dāng)38譯碼器的片選信號(hào)為101時(shí)，片選信號(hào)選中7段LED模塊中的時(shí)的十位，就這樣動(dòng)態(tài)掃描，當(dāng)輸入的時(shí)鐘信號(hào)頻率很高的時(shí)候，就形成了我們的時(shí)鐘。cf:out std_logic。ENTITY led_7 IS PORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。傳統(tǒng)的電子技術(shù)設(shè)計(jì)方法，以不能幫助我們更好的、高效的完成設(shè)計(jì)任務(wù)。在EDA工具軟件的文本編輯見面上，輸入用某種硬件語言表述的電路設(shè)計(jì)文本。u 功能仿真與時(shí)序仿真1)功能仿真是指針對(duì)文本設(shè)計(jì)、原理圖設(shè)計(jì)及其它設(shè)計(jì)方法的邏輯功能進(jìn) 2)行測(cè)試模擬，以便了解所設(shè)計(jì)電路實(shí)現(xiàn)的功能是否符合要求。5)復(fù)習(xí)循環(huán)移位寄存器的原理與功能，學(xué)習(xí)掌握循環(huán)移位寄存器的設(shè)計(jì)實(shí)現(xiàn)方法，設(shè)計(jì)實(shí)現(xiàn)數(shù)字系統(tǒng)設(shè)計(jì)中常用的8 位循環(huán)移位寄存器，逐步學(xué)會(huì)熟練運(yùn)用MAX+PLUSⅡ或QuartusII 軟件，熟悉EDA 的VHDL 程序設(shè)計(jì)方法、學(xué)會(huì)使用信號(hào)升沿、降沿、VHDL 的敏感量表等內(nèi)容，掌握時(shí)序邏輯電路的VHDL 描述方法，掌握應(yīng)用EDA 常用工具軟件進(jìn)行時(shí)序邏輯電路的設(shè)計(jì)、分析、綜合、仿真等的方法與技巧。我掌握了MAX+PLUSⅡ或Quartus II 的安裝與使用方法，EDA 的開發(fā)流程及相關(guān)分析綜合方法，在此基礎(chǔ)上進(jìn)一步熟悉MAX+PLUSⅡ或Quartus II 軟件的使用方法，熟練掌握EDA的圖形編程方法、開發(fā)流程、以及組合邏輯電路的設(shè)計(jì)、分析、綜合、仿真方法。S為輸出和，其功能可用布爾代數(shù)式表示為：S=A+B+C1203130705岳慧慧電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告首先根據(jù)一位全加器的布爾代數(shù)式應(yīng)用基本邏輯門設(shè)計(jì)一位全加器，而后仿真驗(yàn)證一位全加器設(shè)計(jì)，準(zhǔn)確無誤后生成元件，供4位全加器設(shè)計(jì)用。（二）四位全加器設(shè)計(jì)與門的兩個(gè)輸入A 和B 分配給管腳3 與2，輸出C分配給管腳44，輸出O分配給管腳43，所選器件為EPM3032ALC444。（三）項(xiàng)目二的結(jié)論我掌握了EDA 的開發(fā)流程及相關(guān)分析綜合方法，在此基礎(chǔ)上進(jìn)一步熟悉MAX+PLUSⅡ或Quartus II 軟件的使用方法，熟練掌握EDA的圖形編程方法、開發(fā)流程、以及組合邏輯電路的設(shè)計(jì)、分析、綜合、仿真方法。（一）原理圖和VHDL程序 1)38譯碼器的原理圖203130705岳慧慧電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告以上為采用圖形輸入法完成的一個(gè)38優(yōu)先譯碼器。（五）項(xiàng)目三的結(jié)論我掌握了EDA 的開發(fā)流程及相關(guān)分析綜合方法，在此基礎(chǔ)上進(jìn)一步熟悉MAX+PLUSⅡ或Quartus II 軟件的使用方法，熟練掌握EDA的圖形編程方法、開發(fā)流程、以及組合邏輯電路的設(shè)計(jì)、分析、綜合、仿真方法。203130705岳慧慧電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告SEL: IN STD_LOGIC。 then Yelsif I(2)=39。四、10 進(jìn)制計(jì)數(shù)器設(shè)計(jì)管腳 進(jìn)制計(jì)數(shù)器的管腳如圖：其中IN 表示輸入編碼位，Sel 為片選信號(hào)，Y 表示輸出編碼值，YS 與YEX 表示器件狀態(tài)，“11”表示器件未選中，“01”表示無鍵按下，“10”表示器件工作態(tài)。（一）原理圖和VHDL程序 1)10 進(jìn)制計(jì)數(shù)器203130705岳慧慧電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告以上為采用圖形輸入法完成的一個(gè)38優(yōu)先譯碼器。我完成的主要工作是設(shè)計(jì)了數(shù)字系統(tǒng)設(shè)計(jì)中常用的一個(gè)10 進(jìn)制計(jì)數(shù)器，并且利用波形仿真驗(yàn)證ＶＨＤＬ程序和原理圖的正確性。TMP五、8 位循環(huán)移位寄存器管腳 位循環(huán)移位寄存器的管腳如圖：203130705岳慧慧電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告其中D 表示輸入的初始值，Sta 為開始移位信號(hào)，DOUT 表示當(dāng)前數(shù)值；LD 表示預(yù)設(shè)計(jì)數(shù)值，LD 為“1”，初始計(jì)數(shù)值打入器件；LR 表示移位方向，LR 為‘0’，循環(huán)右移位，LR 為‘1’，循環(huán)左移位；CP 為移位脈沖。本實(shí)驗(yàn)中根據(jù)真值表，通過VHDL語言的ifthen結(jié)構(gòu)實(shí)現(xiàn)8位循環(huán)移位寄存器。實(shí)驗(yàn)中我們完成了1個(gè)器件的編寫：我使用了VHDL代碼的方法。其中我遇到了一些代碼上的書寫錯(cuò)誤問題，編譯無法運(yùn)行問題，以及時(shí)序仿真時(shí)出現(xiàn)的問題。LD : IN STD_LOGIC。實(shí)現(xiàn)這種進(jìn)步的主要原因就是微電子技術(shù)和電子技術(shù)的發(fā)展。END cyreg。附：參考程序LIBRARY IEEE。時(shí)鐘控制發(fā)生在時(shí)鐘輸入由低電平到高電平的躍變上。仿真波形 位循環(huán)移位寄存器的仿真波形如下圖所示：203130705岳慧慧 30電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告從仿真波形可以看出，輸入輸出結(jié)果滿足所設(shè)計(jì)電路功能，符合前文真值表，8 位循環(huán)移位寄存器達(dá)到設(shè)計(jì)要求。首先給出設(shè)計(jì)原理并提出實(shí)現(xiàn)方案論證，經(jīng)指導(dǎo)教師同意后，通過設(shè)計(jì)輸入、編譯綜合、仿真驗(yàn)證等過程完成并驗(yàn)證設(shè)計(jì)。if UD=39。（三）調(diào)試編譯與仿真波形調(diào)試編譯203130705岳慧慧電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告編譯結(jié)果正確，無錯(cuò)誤，但是有一個(gè)警告。1．計(jì)算機(jī)及操作系統(tǒng)2．MAX+Plus II 或Quartus II 軟件 3．編程電纜（可選）① 根據(jù)所學(xué)相關(guān)知識(shí)，運(yùn)用MAX+PLUS II 或Quartus II 軟件的文本文件輸入方法，編寫VHDL 程序，實(shí)現(xiàn)10 進(jìn)制計(jì)數(shù)器的設(shè)計(jì)。 then Yelsif I(0)=39。ARCHITECTURE sample OF ENCODER IS BEGIN P1:PROCESS(I,SEL)BEGIN if SEL=39。附：參考程序 LIBRARY IEEE。（三）調(diào)試編譯與仿真波形調(diào)試編譯編譯結(jié)果正確，無錯(cuò)誤，但是有兩個(gè)警告。三、8 線3 線優(yōu)先編碼器管腳 線3 線優(yōu)先編碼器的管腳如圖：其中IN 表示輸入編碼位，Sel 為片選信號(hào)，Y 表示輸出編碼值，YS 與YEX 表示器件狀態(tài)，“11”表示器件未選中，“01”表示無鍵按下，“10”表示器件工作態(tài)。仿真結(jié)果與全加器真值表相同，四位全加器設(shè)計(jì)成功。，包括圖形輸入、文本輸入等 設(shè)計(jì)過程中可以首先采用基本邏輯門設(shè)計(jì)1 位全加器，而后通過多個(gè)1 位全加器級(jí)聯(lián)實(shí)現(xiàn)4 位全加器，也可以根據(jù)輸出與輸入的邏輯關(guān)系寫出其布爾代數(shù)式，根據(jù)布爾代數(shù)式用基本邏輯門實(shí)現(xiàn)全加器。二、4位全加器設(shè)計(jì) 位全加器的管腳如下圖所示：其中CIN 表示輸入進(jìn)位位，COUT 表示輸出進(jìn)位位，輸入A 和B 分別表示加數(shù)和被加數(shù)。（三）調(diào)試編譯與仿真波形 1）調(diào)試編譯203130705岳慧慧 6電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告編譯結(jié)果正確，無錯(cuò)誤，但是有一個(gè)警告。203130705岳慧慧電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告第一章 實(shí)訓(xùn)目的1)掌握MAX+PLUSⅡ或Quartus II 的安裝與使用方法，EDA 的開發(fā)流程及相關(guān)分析綜合方法。依據(jù)電路的控制條件和狀態(tài)轉(zhuǎn)換的因果關(guān)系，在EDA工具軟件的狀態(tài)圖編輯界面上繪制時(shí)序電路的狀態(tài)流程圖。在硬件方面，EDA技術(shù)融合了大規(guī)模集成電路制造技術(shù)、集成電路板圖設(shè)計(jì)技術(shù)、可編程器件編程技術(shù)、自動(dòng)測(cè)試技術(shù)等；在計(jì)算機(jī)輔助工程方面融合了計(jì)算機(jī)輔助設(shè)計(jì)、計(jì)算機(jī)輔助制造、計(jì)算機(jī)輔助測(cè)試、計(jì)算機(jī)輔助分析、計(jì)算機(jī)輔助工程技術(shù)以及多種計(jì)算機(jī)語言的設(shè)計(jì)概念；在現(xiàn)代電子學(xué)方面容納了諸如計(jì)算機(jī)設(shè)計(jì)技術(shù)、電子線路設(shè)計(jì)理論、數(shù)字信息處理技術(shù)、數(shù)字系統(tǒng)建模和優(yōu)化技術(shù)以及基于微波技術(shù)的長(zhǎng)線技術(shù)理論。END CASE。architecture one of second is signal second1n:std_logic_vector(3 downto 0)。附錄1：秒鐘模塊VHDL程序 library ieee。根據(jù)實(shí)驗(yàn)要求，將設(shè)計(jì)分為5個(gè)主要部分，時(shí)功能模塊、分功能模塊、秒功能模塊、掃描儀功能模塊和7段LED功能模塊。2 掌握VHDL程序的基本結(jié)構(gòu)。u3:t10 port map(c2,clr,tsten,qout(11 downto 8),c3)。signal clk1,clk2,clk3: std_logic。數(shù)碼管選擇器ponent led待調(diào)用的數(shù)碼管選擇器端口定義 port(clk:in std_logic。din: in std_logic_vector(15 downto 0)。architecture art of lx is ponent lpm_counter0待調(diào)用的頻率生成器端口定義 PORT(clock: IN STD_LOGIC。end process。end art。輸出數(shù)碼管選擇信號(hào) end led。139。use 。計(jì)數(shù)器使能信號(hào) clr_t:out std_logic。end ponent。end lpm_counter0。end case。when “00111001”=d:=“11101001”。when “00110001”=d:=“10010110”。when “00101001”=d:=“00110101”。when “00100001”=d:=“00000001”。when “00011001”=d:=“00011010”。when “00010001”=d:=“01100000”。when “00001001”=d:=“11001111”。when “00000001”=d:=“11111110”。139。039。use 。qf:out std_logic_vector(7 downto 0))。end case。Choice41library ieee。WHEN set_addram2=rsdataWHEN diaplay_cgrom=rsIF datat=0 THEN dataELSIF datat=1 THEN dataELSIF datat=2 THEN dataELSIF datat=3 THEN dataELSIF datat=4 THEN dataELSIF datat=5 THEN dataELSIF datat=6 THEN dataELSIF datat=7 THEN dataELSIF datat=8 THEN dataELSIF datat=9 THEN dataELSIF datat=10 THEN dataELSIF datat=11 THEN dataELSIF datat=12 THEN dataELSIF datat=13 THEN dataELSIF datat=14 THEN dataELSE dataEND IF。WHEN set_c