【正文】 種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)換變得輕而易舉。當(dāng)然在一些實(shí)力較為雄厚的單位，它也被用來設(shè)計(jì) ASIC。 VHDL 支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)，這是其他硬件描述語(yǔ)言所不能比擬的。另外， VHDL 支持慣性延遲和傳輸延遲，還可以準(zhǔn)確地建立硬件電路模型。 VHDL 采用基于庫(kù)（ Library）的設(shè)計(jì)方法，可以建立各種可再次利用的模塊。 （ 5） VHDL 對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最 終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。目前 Altera 已經(jīng)停止了對(duì) Maxplus II 的更新支持， Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。 本章小結(jié) 本章首先對(duì)現(xiàn)場(chǎng)可編程門陣列（ FPGA）做了簡(jiǎn)要介紹，然后深入了講述了 FPGA 內(nèi)部結(jié)構(gòu)及其特點(diǎn)，重點(diǎn)介紹了本設(shè)計(jì)要用到的 Cyclone II 系列 FPGA，然后詳細(xì)說明了FPGA 的設(shè)計(jì)流程。 各操作流程如下： a)校時(shí)操作：在正常計(jì)時(shí)狀態(tài)下直接按下 0~9 鍵，即 可進(jìn)入校時(shí)狀態(tài)，使用鍵 0~9輸入新的時(shí)間，然后按 TIME 鍵，即可使新的時(shí)間設(shè)置生效，系統(tǒng)自動(dòng)回到計(jì)時(shí)狀態(tài)。 FPGA 內(nèi)部部分模塊設(shè)計(jì)與仿真 鬧鐘系統(tǒng)的控制器的設(shè)計(jì) 1．設(shè)計(jì)思路 控制器命名為 ALARM_CONTROLLER,其外部端口如圖 3 所示。此時(shí)，當(dāng) SHOW_A 為高電平時(shí)，控制顯示鬧鐘時(shí)間，否則，顯示當(dāng)前時(shí)間。 S3：設(shè)置新的計(jì)時(shí)器時(shí)間。另外，表中關(guān)于“超時(shí)”判斷處理細(xì)節(jié)見 VHDL 源程序中的有關(guān)部分。電路示意圖如圖 7 所示。 NEW_TIME=N_T。 ELSIF LOAD_NEW_A/=’0’THEN ASSERT FALSE REPORT”UNCERTAIN LOAD_NEW_ALARM CINTROL!” SEVERITY WSRNING。 基于 FPGA的鬧鐘系統(tǒng)的設(shè)計(jì) 14 4. 時(shí) 間 計(jì)數(shù)器模塊的功能是當(dāng) RESET 端口輸入信號(hào)為高電平時(shí)，對(duì) CURRENT_TIME端口輸出信號(hào)清零復(fù)位；當(dāng) LOAD_NEW_C 端口輸入信號(hào)為高電平時(shí)，將 NEW_CURRENT_TIME端口的輸入信號(hào)輸出給 CURRENT_TIME 端口。根據(jù) CURRENT_TIME 端口的輸入信號(hào)，對(duì) DISPLAY 端口進(jìn)行驅(qū)動(dòng)。 CLK_OUT=’0’。 END PROCESS。當(dāng) KEYDOWN 為高電平時(shí)（ KRYDOWN=‘ 1’），表用戶按下某一數(shù)字鍵。本章先從鬧鐘系統(tǒng)所要完 成的功能進(jìn)行分析 ，先對(duì)鬧鐘的外部進(jìn)行輸入及輸出設(shè)計(jì)，進(jìn)而將FPGA 內(nèi)部自頂向下分為幾個(gè)子模塊，分別進(jìn)行功能分析及 VHDL 源程序設(shè)計(jì)，仿真及波形說明，最后詳細(xì)說明的模塊的整體組裝，從而完成了整個(gè) FPGA 的內(nèi)部設(shè)計(jì)。在調(diào)試仿真過程中，要注意輸入信號(hào)的設(shè)定的正確性，充分分析模塊功能，認(rèn)真查處源程序編譯 過程中出現(xiàn)的錯(cuò)誤，分析其出錯(cuò)原因，以避免以后的應(yīng)用過程中出現(xiàn)同樣的錯(cuò)誤。039。139。139。139。139。139。139。 ELSIF SHOW_A=’1’ THEN DISPLAY_TIME=ALARM_TIME。 END ART。 CLK:IN STD_LOGIC。 COMPONENT KEY_BUFFER PORT(KEY:IN T_DIGITAL。 RESET: IN STD_LOGIC。 END COMPONENT。 RESET:IN STD_LOGIC。 LOAD_NEW_C:IN STD_LOGIC。 VALUE:OUT T_DIGITAL)。 ALARM_BUTTON:IN STD_LOGIC。 END LOOP。 END LOOP SOUND_LP。139。139。139。139。139。139。039。 本次設(shè)計(jì)中采用的是 Altera 公司推出的 Cyclone II 系列 FPGA 中的 EP2C70，本系統(tǒng)有多種配置方式。 3. 仿真波形如圖 所示 : 基于 FPGA的鬧鐘系統(tǒng)的設(shè)計(jì) 18 圖 鬧鐘仿真波形 由頂層仿真波形圖，我們看到，當(dāng)用戶按下 ALARM 鍵時(shí)，即 ALARM_BUTTON為高電平時(shí)，用戶顯示鬧鐘時(shí)間，稍許，系統(tǒng)自動(dòng)回到正常計(jì)時(shí)狀態(tài)，完成顯示所設(shè)置鬧鐘時(shí)間的功能。 KEYPAD 是一個(gè) 10 位信號(hào)，若其中某一位為高電平，則表示用戶按下了相應(yīng)下標(biāo)的數(shù)字鍵。 END IF。圖 15 為分頻器示意圖。 鬧鐘系統(tǒng)的顯示驅(qū)動(dòng)器的設(shè)計(jì) 1. 本模塊的功能是：當(dāng) SHOW_NEW_TIME 端口輸入信號(hào)有效（高電平）時(shí)，根據(jù)NEW_TIME 端口輸入信號(hào)（時(shí)間數(shù)據(jù)），產(chǎn)生相應(yīng)的 4 個(gè)七段數(shù)碼顯示器的驅(qū)動(dòng)數(shù)據(jù)，并在 DISPLAY 端口輸出該信號(hào)。 鬧鐘系統(tǒng)的鬧鐘時(shí)間由鬧鐘寄存器保存和傳遞，而當(dāng)前時(shí)間由時(shí)間計(jì)數(shù)器保存、傳遞并按分鐘累加推進(jìn)。 基于 FPGA的鬧鐘系統(tǒng)的設(shè)計(jì) 13 圖 9 寄存器外部端口 VHDL 程序如下： PROCESS(CLK,RESET) BEGIN IF RESET=’1’THEN ALARM_TIME=(0,0,0,0)。 END IF。 3. 仿真波形如圖 6 所示 : 圖 6 譯碼器仿真波形 根據(jù)仿真波形圖我們可以看出，當(dāng)由輸入端輸入十位二進(jìn)制數(shù)據(jù)信號(hào)時(shí)，輸出端輸出與之 相對(duì)應(yīng)的十進(jìn)制整數(shù)信號(hào)，即完成譯碼功能。 控制器狀態(tài)轉(zhuǎn)換及控制輸出表如下表 2 所示： 表 2 控制器狀態(tài)轉(zhuǎn)換及控制輸出表 當(dāng)前狀態(tài) 控制輸入（條件） 下一狀態(tài) 控制輸出（動(dòng)作） S0 KEY=‘ 1’ S1 SHOW_NEW_TIME=‘ 1’ ALARM_BUTTON=‘ 1’ S4 SHOW_A=‘ 1’ 否則 S0 S1 KEY=‘ 1’ S1 SHOW_NEW_TIME=‘ 1’ ALARM_BUTTON=‘ 1’ S2 LOAD_NEW_A=‘ 1’ TIME_BUTTON=‘ 1’ S3 LOAD_NEW_C=‘ 1’ 否則（超時(shí)） 否 S1 SHOW_NEW_TIME=‘ 1’ 是 S0 S2 ALARM_BUTTON=‘ 1’ S2 LOAD_NEW_A=‘ 1’ 否則 S0 S3 TIME_BUTTON=‘ 1’ S3 LOAD_NEW_C=‘ 1’ 否則 S0 S4 ALARM_BUTTON=‘ 1’ S4 SHOW_A=‘ 1’ 否則（超時(shí)） 否 S4 SHOW_A=‘ 1’ 是 S0 表 2 中沒有顯示說明的控制信號(hào)賦值，表示信號(hào)的值為零。 S2：設(shè)置新的鬧鐘時(shí) 間。 當(dāng) LOAD_NEW_C 為高電平時(shí)，控制時(shí)鐘計(jì)數(shù)器設(shè)置新的時(shí)間值。其他操作與校時(shí)操作流程一樣。由于系統(tǒng)輸入校時(shí)時(shí)間和鬧鐘時(shí)間時(shí)候必須輸入 0~9 這些數(shù)字，因此按鍵 0~9 專門用于輸入數(shù)字。改進(jìn)了軟件的 LogicLock 模塊設(shè)計(jì)功能，增添 了 FastFit 編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。 此外， Quartus II 通過和 DSP Builder 工具與 Matlab/Simulink 相結(jié)合，可以方便地實(shí)現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開 發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺(tái)。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。 VHDL 是一種標(biāo)準(zhǔn)化的硬件描述語(yǔ)言，同一個(gè)設(shè)計(jì)描述可以被不同的工具所支持，使得設(shè)計(jì)描述的移植成為可能。 VHDL 具有多層次的設(shè)計(jì)描述功能，既可以描述系統(tǒng)級(jí)電路，又可以描述門級(jí)電路。 VHDL 具有功能強(qiáng)大的語(yǔ)言結(jié)構(gòu)，可以用簡(jiǎn)潔明確的源代碼來描述復(fù)雜的邏輯控制。因此它的應(yīng)用主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。 表 1 Cyclone II 系列 FPGA邏輯資源一覽 邏輯單元 （ LE）數(shù) EP2C5 4608 EP2C8 8256 EP2C20 18752 EP2C35 33216 EP2C50 50582 EP2C70 68416 M4K存儲(chǔ)器塊數(shù) 26 36 52 105 129 250 總計(jì)存儲(chǔ)器容量 bits 119808 165888 239616 483840 594432 1152020 乘法器數(shù) 13 18 26 35 86 150 鎖相環(huán)數(shù) 2 2 4 4 4 4 用戶可用 引腳數(shù) 158 182 315 475 450 622 基于 FPGA的鬧鐘系統(tǒng)的設(shè)計(jì) 4 FPGA 系統(tǒng)設(shè)計(jì)流程 一般說來，一個(gè)比較大的完整的項(xiàng)目應(yīng)該采用層次化的描述方法：分為幾個(gè)較大的模塊，定義好各功能模塊之間的接口，然后各個(gè)模塊再細(xì)分去具體實(shí)現(xiàn)，這就是 TOP DOWN（自頂向下）的設(shè)計(jì)方法。 本次設(shè)計(jì)中采用的是 Altera 公司推出的 Cyclone II 系列 FPGA 中的 EP2C70。用戶可以根據(jù)不同的配置模式采用不同的編程方式。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 EDA 技術(shù)就是領(lǐng)先功能強(qiáng)大的電子計(jì)算機(jī)，在 EDA 工具軟件平臺(tái)上，對(duì)硬件描述語(yǔ)言 HDL（ Hardware Description Language） 為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)的邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化和仿真直到下載到可編程邏輯器件 CPLD/FPGA 或?qū)Ｓ眉呻娐?ASIC 芯片中，實(shí)現(xiàn)既定的電子電路設(shè)計(jì)功能。但是，隨著微電子技術(shù)的發(fā)展，設(shè)計(jì)與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來獨(dú)立承擔(dān)。 本文的研究目的也是利用 EDA技術(shù)來實(shí)現(xiàn)帶鬧鐘功能的 24小時(shí)計(jì)時(shí)器。到底 90年代初基本壟斷了鐘表市場(chǎng)。采用高層 硬件描述語(yǔ)言 VHDL 進(jìn)行設(shè)計(jì)。 FPGA 的基本特點(diǎn)主要有： （ 1）采用 FPGA 設(shè)計(jì) ASIC 電路，用戶不需要投片生產(chǎn)就能得到合用的芯片； （ 2） FPGA 可做其他全定制或半定制 ASIC 電路的試樣片： （ 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳； （ 4） FPGA 是 ASIC 電 路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一； （ 5） FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。因此， FPGA 能夠反復(fù)使用。 圖 1 CLB 基本結(jié)構(gòu) Cyclone II 系列 FPGA采用了 90nm工藝，相對(duì)于 130nm工藝的 Cyclone 系列 FPGA來說，片內(nèi)邏輯單元的數(shù)量大幅增加，最多可以在到 68416 個(gè)邏輯單元。 CPLD/FPGA 系 統(tǒng)的工作流程如圖 2 所示。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。 VHDL 還支持各種設(shè)計(jì)方法，既支持自底向上的設(shè)計(jì)，又支持自 頂向下的設(shè)計(jì)；既支持模塊化設(shè)計(jì)，又支持層次化設(shè)計(jì)。 VHDL 支持預(yù)定義的和自定義的數(shù)據(jù)類型，給硬件描述帶來較大的自由度，使設(shè)計(jì)人員能夠方便地創(chuàng)建高層次的系統(tǒng)模型。這些模塊可以預(yù)先設(shè)計(jì)或使用以前設(shè)計(jì)中的存檔模塊，將這些模塊存放到庫(kù)中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用，可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間進(jìn)行交流和共享，減少硬件電路設(shè)計(jì)。 Quartus II 開發(fā)環(huán)境 Quartus II 是 Altera 公司的綜合性 PLD 開發(fā)軟件，支持原理圖、 VHDL、 Ve