【正文】 h1。b1。h7。b10amp。 // 空閑狀態(tài) bt = 339。b1010: clkt = 1239。h7f。 // 8 439。b0010: clkt = 1239。h1。 // 擴展時鐘速率控制選 擇 wire [3:0] espr = {spre, spr}。 wire msb = spcr[5]。 end else if (we_i) begin if (adr_i == 239。 // 控制寄存器 reg [7:0] sper。即應(yīng)該先了解哪些方面，再進行哪些方面的理解，再進行哪些方面的分析，再進行哪些方面的重點理解。在本次發(fā)送接收數(shù)據(jù)的有一個程序不僅繁瑣，而且發(fā)送接收不能同時進行，顯然是錯誤的程序，并且本次設(shè)計另外一個程序在一些端口完全沒什么用，也輸入進去，顯然是在抄襲的結(jié)果。 |state)=0 接收發(fā)送數(shù)據(jù)， sck 反向，發(fā)送八位完畢產(chǎn)生中斷 是 否 是 否 否 是 否 是 江南大學(xué)學(xué)士學(xué)位論文 18 SPI 接口的仿真及驗證 19 第 5 章仿真及驗證 仿真分析 綜上可以編寫出 SPI 程序，其程序見附錄 A 驗證平臺。!spi_iamp。完成后進入到接受數(shù)據(jù)狀態(tài) 239。 在狀態(tài)機運行之前及數(shù)據(jù)傳輸之前，所作的工作便是初始化，即必須先確定允許中斷，允許系統(tǒng)運行，設(shè)置先發(fā)送的數(shù)據(jù)位，設(shè)置極性相位和速率，即設(shè)置控制寄存器使之系統(tǒng)進入正常運行狀態(tài)， 首先設(shè)置 spe 位為 1.，因為只有其為 1 時系統(tǒng)才運行，當(dāng)達(dá)到 adr[1：0]=10 時，便是發(fā)送接收數(shù)據(jù)的命令。 （ 3）狀態(tài)寄存器 狀態(tài)寄存器本次設(shè)計中只去了一位 spi_i 中斷位，其與 spie 允許情況下允許中斷，中 斷位傳給 int_o 從而保證單片機完成讀取數(shù)據(jù)后在重新傳輸數(shù)據(jù)，從而保證每位數(shù)據(jù)傳輸完畢，保證數(shù)據(jù)讀取后才能傳送下一位數(shù)據(jù) [13]。 ‘ 0’：先發(fā)送最低位 ‘ 1’：先發(fā)送最高位 管腳說明 表 SPI 設(shè)計管腳 端口名稱 數(shù)據(jù)位寬 信號流向 功能描述 int_o 1 Output 中斷輸出，確保已傳數(shù)據(jù)被讀取 rst_i 1 Input 異步復(fù)位 we_i 1 Input 寫使能端，寫數(shù)據(jù) dat_i 8 Input 輸入數(shù)據(jù)或指令 adr_i 2 Input 寫指令數(shù)據(jù)選擇 sck_o 1 Output SPI 時鐘輸出 mosi_o 1 Output 數(shù)據(jù)串行輸出 miso_i 1 Input 數(shù)據(jù)串行輸入 cs_o 1 Output 選片 dat_o 8 Output 輸入數(shù)據(jù)并行給微處理器 其中，需要強掉的是， adr_i端輸入不同，便使系統(tǒng)處于寫數(shù)據(jù)狀態(tài)還是寫指令狀態(tài)，指令是寫給 SPI 設(shè)計的控制寄存器，以使 SPI 具有不同的功能 [12]。 以上便是兩種實現(xiàn) SPI 的方法，在實際應(yīng)用中，只要高級點的單片機，都自帶 SPI 接口，并且如 DSP 等也集成了 SPI 接口，大多芯片都趨向于用硬件而非軟件 來 實現(xiàn)。一個典型的用 FPGA 設(shè)計的系統(tǒng)框架如圖 所示 [11]： 圖 用 51 系列單片機實現(xiàn) SPI 對于 MCS51 系列單片機來說，由于它不帶有 SPI 串行總線接口，我們可以使用軟件來模擬 SPI 的操作，包括串行時鐘、數(shù)據(jù)輸入以及數(shù)據(jù)輸出。 這樣就完成了兩個寄存器 8 位的交換，上面的上表示上升沿、下表示下降沿， SDI、 SDO 相對于主機而言的。由于每一種模式都與其他三種不兼容，因此為了完成主、從設(shè)備間的通訊，主、從設(shè)備的 CPOL 和 CPHA 必須有相同的設(shè)置。時鐘相位（ CPHA）能夠配置用于選擇兩種不同的傳輸協(xié)議之一進行數(shù)據(jù)傳輸。下圖 示出SPI 總線工作的四種方式，其中使用的最為廣泛的是 SPI0 和 SPI3 方式 (實線表示 ): 圖 SPI 模塊為了和外設(shè)進行數(shù)據(jù)交換，根據(jù)外設(shè)工作要求，其輸出串行同步時鐘極性和相位可以進行配置，時 鐘極性（ CPOL）對傳輸協(xié)議沒有重大的影響。 圖 SPI 工作從模式 SPI 的傳輸模式 SPI 總線是 Motorola 公司推出的三線同步接口，同步串行 3 線方式進行通信 :一條時鐘線 SCK，一條數(shù)據(jù)輸入線 MOSI，一條數(shù)據(jù)輸出線 MISO。這樣傳輸?shù)奶攸c：這樣的傳輸方式有一個優(yōu)點，與普通的串行通訊不同，普通的串行通訊一次連續(xù)傳送至少 8 位數(shù)據(jù)，而 SPI 允許數(shù)據(jù)一位一位的傳送，甚至允許暫停，因為 SCLK 時鐘線由主控設(shè)備控制，當(dāng)沒有時鐘跳變時，從設(shè)備不采集或傳送數(shù)據(jù)。 接下來就負(fù)責(zé)通訊的 3 根線了。 SPI 的通信原理很簡單，它以主從方式工作，這種模式通常有一個主設(shè)備和一個或多個從設(shè)備，需要至少 4 根線（單向傳輸時只需要 3 根）。 SPI，是一種高速的，全雙工，同步的通信總線，并且在芯片的管腳上只占用四根線，節(jié)約了芯片的管腳，同時為 PCB 的布局上節(jié)省空間，提供方便，正是出于這種簡單易用的特性，現(xiàn)在越來越多的芯片集成了這種通信協(xié)議，比如AT91RM9200。 基于以上特點，用狀態(tài)機的方法描述 SPI 通信過程簡單方便并可靠。 ② 主機產(chǎn)生從機所需的時鐘信號 SCLK 以及 片選信號 CS。用 FPGA 設(shè)計的 SPI 總線具有可擴展性強、便于修改等優(yōu)點。 為此，串行傳輸已經(jīng)成為當(dāng)今外設(shè)接口的主流傳輸方式，為此，摩托羅拉公司開發(fā)出了同步外設(shè)接口 (SPI)，并隨著時間不斷改進，由于其占用線的資源少，且穩(wěn)定可靠，該總線大量用在與 EEPROM、 ADC、 FLASH 和顯示驅(qū)動器之類的慢速外設(shè)器件通信，現(xiàn)在很多單片機等都有 SPI 模塊來連接外圍設(shè)備，從而使主機與外設(shè)傳輸數(shù)據(jù)更加方便 [5]。 常用的 IP 內(nèi)核模塊有各種不同的 CPU（ 32/64 位結(jié)構(gòu) CISC/RISC 結(jié)構(gòu)的 CPU 或 8/16位微控制器 /單片機，如 8051 等）、 32/64 位 DSP（如 320C30）、 DRAM、 SRAM、 EEPROM、FLASH 內(nèi)存、 A/D、 D/A、 MPEG/JPEG、 USB、 PCI、標(biāo)準(zhǔn)接口、網(wǎng)絡(luò)單元、編譯器、編碼 /解碼器和模擬 器件模塊等。其具體任務(wù)是按常用或?qū)Ｓ霉δ?，?HDL 來描述集成電路的功能和結(jié)構(gòu)，并經(jīng)過不同級別的驗證形成不同級別的 IP 核模塊，供芯片設(shè)計人員來裝配或集成選用。 IP 核 IP（ Intelligence Property）是在 FPGA 設(shè)計中不可缺少的組成部分，也是自底向上設(shè)計方法學(xué) 的 理論基礎(chǔ)。所謂完整的系統(tǒng)一般包括中央處理器、存儲器、以及外圍電路等。作為一個標(biāo)準(zhǔn)的接口， SPI具有簡單方便和節(jié)省系統(tǒng)資源的優(yōu)點，使得大多數(shù)芯片都支持該接口。 SPI接口主要應(yīng)用在 EEPROM、FLASH、實時時鐘、 AD轉(zhuǎn)換器，還有數(shù)字信號處理器和數(shù)字信號解碼器之間。 SoC 是與其它技術(shù)并行發(fā)展的，如絕緣硅（ SOI），它可以提供增強的時鐘頻率，從而降低微芯片的功耗。 隨著數(shù)字系統(tǒng)設(shè)計越來越復(fù)雜，從頭開始設(shè)計系統(tǒng)中的每一個模塊是一件十分困難的事，而且會打打延長設(shè)計周期，甚至增加系統(tǒng)的不穩(wěn)定因素。 （ 1） 軟 IP 核通常使用 HDL 文本形式提交給 用戶，它已經(jīng)過行為級設(shè)計優(yōu)化和功能驗證，但其中不含有任何具體的物理信息。豐富的 IP 內(nèi)核模塊庫為快速地設(shè)計專用集成電路和單片系統(tǒng)以盡快占領(lǐng)市場提供了保證 [2]。 SPI 接口的仿真及驗證 3 SPI 研究的目的及意義 SPI 總線 ,是一個同步串行接口的數(shù)據(jù)總線 ,它具有全雙工、信號線少、協(xié)議簡單、傳輸速度快等優(yōu)點。只要對設(shè)計做簡單的改動 ,即可對 SPI 總線的數(shù)據(jù)位數(shù)、工作模式等進行擴展 ,充分發(fā)揮了 FPGA 的優(yōu)勢。 ③ 接收從從機傳回的讀信號和串行數(shù)據(jù) ,并將其轉(zhuǎn)換為并行數(shù)據(jù)。 SPI 接口的狀態(tài)大致轉(zhuǎn)移描述如下： 首先是 SPI 接口處于等待狀態(tài)，一旦檢測到發(fā)送指令時觸發(fā)信號進入發(fā)送狀態(tài)，在系統(tǒng)指令下檢測到寫信號時進入發(fā)送數(shù)據(jù)狀態(tài)，然后一位發(fā)送數(shù)據(jù)，當(dāng)檢測到讀信號時，進入讀狀態(tài)，當(dāng)檢測到發(fā)送接收都完畢時，進入發(fā)送接收完畢狀態(tài)，再轉(zhuǎn)向等待狀態(tài)。 SPI 總線系統(tǒng)是一種同步串行外設(shè)接口，它可以使 MCU 與各種外圍設(shè)備以串行方式進行通信以交換信息。也是所有基于 SPI 的設(shè)備共有的，它們是 SDI（數(shù)據(jù)輸入）， SD（數(shù)據(jù)輸出）， SCK（時鐘）， CS（片選）。通訊是通過數(shù)據(jù)交換完成的，這里先要知道 SPI 是串行通訊協(xié)議，也就是說數(shù)據(jù)是一位一位的傳輸?shù)摹Ｒ簿褪钦f，主設(shè)備通過對 SCLK 時鐘線的控制可以完成對通訊的控制。用于 CPU 與各種外圍器件進行全雙工、同步串行通訊。如果 CPOL=0，串行同步時鐘的空閑狀態(tài)為低電平；如果 CPOL=1，串行同步時鐘的空閑狀態(tài)為高電平。如果 CPHA=0，在串行同步時鐘的第一個跳變沿（上升或下降）數(shù)據(jù)被采樣；如果 CPHA=1，在串行同步時鐘的第二個跳變沿（上升或下降）數(shù)據(jù)被采樣。讀者需要注意的是：如果主設(shè)備 /從設(shè)備在 SCK 上升沿發(fā)送數(shù)據(jù)，則從設(shè)備 /主設(shè)備最好在下降沿采樣數(shù)據(jù)；如果主設(shè)備 /從設(shè)備在 SCK 下降沿發(fā)送數(shù)據(jù)，則從設(shè)備 /主設(shè)備 最好在 SCK 上升沿采樣數(shù)據(jù) [8]。其中 SS 引腳作為主機的時候，從機可以把它拉底被動選為從機，作為從機的是時候，可以作為片選腳用。不同的串行接口外圍芯片擁有不同的時鐘時序。這是因為軟件模擬 SPI 接口方法雖然簡單方便 ,但是速度受到限制，在高速且 日益復(fù)雜的數(shù)字系統(tǒng)中，這種方法顯然無法滿足系統(tǒng)要求，所以采用硬件的方法實現(xiàn)最為切實可行。 SPI 系統(tǒng)中所用的寄存器 本次設(shè)計中 SPI 用到四種寄存器，包括 SPCR（ SPI 控制寄存器）、 SPER（ SPI 擴展寄存器）、 treg（ SPI 數(shù)據(jù)傳 輸 /接收寄存器）其功能如下所示： （ 1）控制寄存器 本次設(shè)計時參照 MC68HC11A8 單片機的 SPI 結(jié)構(gòu)進行設(shè)計，并進行了一些改進，所以本次設(shè)計的控制寄存器的控制位與 MC68HC11A8 單片機的控制位大致相似，同時進行了一些擴展和不同的功能，擴展在擴展寄存器中再做介紹，其控制寄存器的控制位如下表 所示： 表 SPI 設(shè)計的控制寄存器 spie spe msb mst cpol cph spr1 spr0 其各功能如下： 江南大學(xué)學(xué)士學(xué)位論文 14 mstr：此為主從模式選擇位，在本次設(shè)計中，本次設(shè)計只是工 作于主控設(shè)備，故此為始終置 1 即可。 SPI 速率控制 速率控制為控制寄存器的低兩位和擴展寄存器的低兩位共同控制的，本次設(shè)計通過此四位的控制一共可以支持 12種速率，其為系統(tǒng)時鐘的 N 次分頻。此時進入狀態(tài)機的空閑狀態(tài) 239。bll。we_iamp。 （ 1）二分頻時發(fā)送接收數(shù)據(jù) 當(dāng)設(shè)置為開始時 adr_i為寫指令，即 adr_i=00 時，寫指令到控制寄存器， adr_i=11 時，寫指令到擴展寄存器，以下設(shè)置為中斷允許，系統(tǒng)允許，為主模式，極性為 0，即初始狀態(tài)空閑狀態(tài) 為低電平，相位為 1，即為第一個跳變即第一個上升沿采樣數(shù)據(jù)，設(shè)置速率控制位為 00，并設(shè)置擴展寄存器也為 0，及為二分頻，則控制寄存器設(shè)置為 8’hF0，擴展寄存器設(shè)置為 8’h00。所以，無論在做任何設(shè)計，一定要緊跟定義，功能實現(xiàn)與否設(shè)計，而不是 僅僅是 看懂硬搬硬套。在編寫特定模塊時，可以先看廠家所規(guī)定的定義來實現(xiàn)所 需設(shè)計的系統(tǒng) . 總之，通過本次 FPGA 設(shè)計，為今后的學(xué)習(xí)工作打下了一個很好的基礎(chǔ)，為今后積累了非常寶貴的經(jīng)驗 . SPI 接口的仿真及驗證 23 參考文獻 [1] 樊昌信，徐炳祥，吳成柯等 .通信原理（第 5 版） [M]. 北京：國防工業(yè)出版社， 20xx. [2] 徐洋等 .基于 Verilog HDL 的 FPGA 設(shè)計與工程應(yīng)用 .人民郵電出版社 .20xx. [3] 夏宇聞 .Verilog 數(shù)字系統(tǒng)教程（第 2 版） [M].北京航天航空大學(xué)出版社 .20xx. [4]SPI Block Guide . Original Release Date: 21 JAN 20xxRevised: 04 FEB 20xx. Motorola, Inc. [5] 串行外圍接口 .作者：顧衛(wèi)剛老師 . [6] 基與 FPGA 的 SPI 端口設(shè)計 . 梁東鶯 . 深圳信息職業(yè)技術(shù)學(xué)院信息中心，廣東，深圳518029. [7] 黃志強，潘天保，俞一鳴等 . Xilix 可編程邏輯器件的應(yīng)用與設(shè)計 [M]. 北京：人民郵電出版社， 20xx. [8] 朱明程，董爾令 . 可編程邏輯器件原理及應(yīng)用 [M]. 西安：西安電子科技大學(xué)出版社，20xx. [9] Lee Hansen