【正文】 and Brent Przybus. Debug your design with the chipscope pro system.[J]. Xcell Journal， 20xx. [10] Xilinx. VirtexII Pro and VirtexII Pro X Platform FPGAs: Complete Data Sheet. 20xx. [11] 基與 FPGA 的 SPI 端口設(shè)計(jì) . 梁東鶯 . 深圳信息職業(yè)技術(shù)學(xué)院信息中心，廣東，深圳518029 . [12] 徐欣，于紅旗，易凡，盧啟中 等 . 基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì) [M]. 北京：機(jī)械工業(yè)出版社， 20xx. [13] 王冠，黃熙，王鷹等 . Verilog HDL 與數(shù)字電路設(shè)計(jì) [M].北京：機(jī)械工業(yè)出版社， 20xx. [14] 孫豐軍 , 余 春 暄 .SPI 串 行 總 線 接 口 的 Verilog 實(shí)現(xiàn) [J]. 現(xiàn) 代 電 子 技術(shù) ,20xx,16:105106,109. [15] , Rajan. FPGA IMPLEMENT ATION OF SPI TRANSCEIVER MACROCELL INTERFACE WITH SPI SPECIFICATIONS. JNTU Colleage off Engineering，20xx. 江南大學(xué)學(xué)士學(xué)位論文 24 致 謝 在我學(xué)士論文完成之際 ， 謹(jǐn)向我攻讀學(xué)士學(xué)位的過程中曾經(jīng)教育過我的老師 ， 關(guān)心過我的親人 ， 關(guān)心過我的朋友 ， 和所有幫助過我的人們致以最崇高的敬意和深深的感謝 ！ 衷心感謝我的指導(dǎo)老師虞致國副教授。 // 擴(kuò)展寄存器 reg [7:0] treg。b00) spcr = dat_i。 // 口 D 線或方式選擇位。 //速率控制 reg spi_i。 else case (espr) //速率選擇 439。h3。b0101: clkt = 1239。 // 256 439。h3ff。h0。!spi_iamp。 if (cpha) sck_o = ~sck_o。 end 239。 if (~|bt) //運(yùn)行八次 ，傳完一個(gè)數(shù)據(jù) begin state = 239。 bt = bt 339。 cs_o= 139。 bt = 339。 end else if(adr_i==239。b00。 // 1024 439。b0111: clkt = 1239。h1f。 // 4 439。 |state)) clkt = clkt 1139。 // 速率控制 // *************設(shè)置擴(kuò)展寄存器 ***************************** wire [1:0] spre = sper[1:0]。該位為 1 打開 SPI 系統(tǒng)，為 0 關(guān)閉 SPI 系統(tǒng)。h00。 reg [7:0] spcr。同時(shí)在本次設(shè)計(jì)，也領(lǐng)略到一些設(shè)計(jì)方面的步驟。 在今后的設(shè)計(jì)中，在參考別人設(shè)計(jì)的同時(shí)，不能完全照搬別人的東西，同時(shí)要結(jié)合自己的思考，用簡單有效的方法來實(shí)現(xiàn)設(shè)計(jì)，并結(jié)合原理來思考別人是不是正確。 (|clkt amp。b10amp。此狀態(tài)時(shí)為配置sck 信號， 使 SCLK 信號輸出脈沖與發(fā)送數(shù)據(jù)脈沖匹配，從而可在 sck 的上升沿或下降沿鎖存數(shù)據(jù)并發(fā)送數(shù)據(jù)。它控制各個(gè)模塊的狀態(tài)， 然后根據(jù)相應(yīng)的狀態(tài)做出相應(yīng)的操作。 （ 2）擴(kuò)展寄存器 擴(kuò)展寄存器的八位只用了兩位，其用于與控制寄存器的 spr 組合成一列數(shù)據(jù)控制數(shù)據(jù)傳輸速率，其組合方式為 espr = {spre, espr}，四 位此而控制 16 種傳輸速率，此在速率控制中詳細(xì)介紹。當(dāng)為 1 時(shí)，是最高位先發(fā)送，當(dāng)為 1時(shí)，是最低位先發(fā)送。 外圍設(shè)備 ｃｓ MCS 51 ＭＯＳＩ ＭＩＳＯ ＳＣＫ Ｐ Ｐ Ｐ Ｐ SPI 接口的仿真及驗(yàn)證 13 第 4 章 SPI的電路設(shè)計(jì) 電路設(shè)計(jì)主要是 針 對系統(tǒng) 功能的設(shè)計(jì) ， 以及 各部分功能具體實(shí)現(xiàn)方案 ， 比如管腳說明由此得到 本次 SPI 設(shè)計(jì)的流程圖，由流程圖便可以 編 寫出我們所需要的程序。 圖 所示為 MCS51 系列單片機(jī)與存儲器 X25F008（ E2PROM）的硬件連接圖 ； 微處理器 微處理器接口 SPI 總線接口 adr_i[1:0] dat_i[7:0] dat_o[7:0] int_o we_i cs_o miso_i mosi_o sck_o rst_i 江南大學(xué)學(xué)士學(xué)位論文 12 圖 模擬 MCU 的數(shù)據(jù)輸出端（ MOSI）， 模擬 SPI 的 SCK 輸出端， 模擬 SPI 的從機(jī)選擇端， 模擬 SPI 的數(shù)據(jù)輸入端（ MISO）。但在同一個(gè)時(shí)間內(nèi)，系統(tǒng)中只能擁有一個(gè) 主機(jī)，否側(cè)會造成系統(tǒng)的工作異常。 舉例 ： 假設(shè)主機(jī)和從機(jī)初始化就緒：并且主機(jī)的 SBUFF=0xaa，從機(jī)的 SBUFF=0x55，下面將分步對 SPI 的 8 個(gè)時(shí)鐘周期的數(shù)據(jù)情況演示一遍 :假設(shè)上升沿發(fā)送數(shù)據(jù) 。 在上述 4 種模式中，使用的最為廣泛的是 SPI0 和 SPI3 方式。如果 CPOL=0，串行MISO CS SCLK MISO CS SCLK 江南大學(xué)學(xué)士學(xué)位論文 8 同步時(shí)鐘的空閑狀態(tài)為低電平；如果 CPOL=1，串行同步時(shí)鐘的空閑狀態(tài)為高電平。總線競爭保護(hù)等。 此時(shí)， SCLK 信號又主機(jī)產(chǎn)生，接收的數(shù)據(jù)在三岔路口信號作用下依次由 MOSI 引腳寫入移位寄存器，發(fā)送的數(shù)據(jù)在 SCLK 信號作用下由移位寄存器發(fā)送到 MISO 引腳。同樣，在一個(gè)基于 SPI 的設(shè)備中，至少有一個(gè)主控設(shè)備。這就允許在同一總線上連接多個(gè) SPI 設(shè)備成為可能。 SPI 總線最典型的應(yīng)用就是主機(jī)與外圍設(shè)備 (如 EEPROM、Flash RAM、 A/D 轉(zhuǎn)換器、 LED 顯示器、實(shí)時(shí)時(shí)鐘等 )之間的通信 [6]。 SPI 接口 主要應(yīng)用在 EEPROM， FLASH，實(shí)時(shí)時(shí)鐘， AD 轉(zhuǎn)換器，還有數(shù)字信號處理器和數(shù)字信號解碼器之間。 （ 5）狀態(tài) 機(jī)更為可靠。 技術(shù)方案 SPI 接口作為主機(jī)與從機(jī)的通訊接口 ,其 主要完成工作 為下 ： ① SPI將從主機(jī)接收到的 8 位的并行數(shù) 據(jù) ,轉(zhuǎn)換為從機(jī)所能接收的串行數(shù)據(jù) ,并將該數(shù)據(jù)根據(jù) SPI 協(xié)議送給從機(jī)。 FPGA(現(xiàn)場可編程門陣列 )是在 PAL、 GAL、 PLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物 ,具有設(shè)計(jì)周期短、可重復(fù)編程、靈活性強(qiáng)等特點(diǎn)。速度 雖慢，但只需一條傳輸信道，投資小，易于實(shí)現(xiàn) 。 （ 3） 固 IP 核的設(shè)計(jì)深度介于軟 IP 內(nèi)核和硬 IP 內(nèi)核之間，除了完成硬 IP 內(nèi)核所具有的設(shè)計(jì)外，還完成 門 電路級綜合和時(shí)序仿真設(shè)計(jì)環(huán)節(jié)，一般以門電路級網(wǎng)表形式提交用戶使用。 隨著 HDL 的發(fā)展和標(biāo)準(zhǔn)化，世界上出現(xiàn)了一批利用 HDL 進(jìn)行各種集成電路功能模塊專業(yè)設(shè)計(jì)的公司。 SOC 是 21 世紀(jì)電子系統(tǒng)開發(fā)應(yīng)用的新平臺 [1]。 關(guān)鍵詞： FPGA； SPI 接口； Verilog； Xilinx ISE 摘要 III Abstract In applicationspecific integrated circuit (ASIC) design technology and very large scale integrated circuit (VLSI) technology rapid development today, the FPGA programming of the hardware circuit is more and more used in implementation such as SPI interface. Relative to the software, hardware has more a standard interface, SPI has advantages of simple and convenient and saving system resources, makes the most of the chip is supported by the interface block is mainly used in EEPROM, FLASH, realtime clock, AD converter, and between the digital signal processor and digital signal decoder. SPI Interface is the full name of Serial Peripheral Interface, Serial Peripheral Interface, Motorola is first defined on its MC68HCXX series processors, most manufacturers are now based on the definition of Motorola to design. This paper is to use the Verilog hardware description language to write the SPI bus host module, the simulation of the ModelSim simulation waveform. According to the simulation waveform analysis, the design of SPI host module function is right. Finally in Xilinx ISE in prehensive and the implementation of the module, and pleted verify on the FPGA. Keywords： FPGA ； SPI interface； Verilog； Xilinx ISE Abstract IV 目錄 i 目錄 摘要 .................................................................................................................................................II Abstract.......................................................................................................................................... III 目錄 .................................................................................................................................................. i 第 1 章 緒論 ................................................................................................................................... 1 研究背景 .......................................................................................................................... 1 系統(tǒng)芯片的發(fā)展 .................................................................................................... 1 IP