【正文】 1’：允許中斷 cpol：此為系統(tǒng)在空閑時的極性，當為 0 時，其為低電平為空閑時的極性，當為 1時，其為高電平為空閑時的極性。本文使用 Verilog設(shè)計 SPI 接口模塊。在空閑狀態(tài)， 所作的工作是設(shè)置空閑的時的極性和相位，完成后便進入發(fā)送準備載入發(fā)送數(shù)據(jù)階段 239。少于八次則保留到當前狀態(tài)。 (|clkt amp。 （ 2）四分頻時發(fā)送接收數(shù)據(jù) 上只是一個功能測試，先測試是否能選擇頻率，現(xiàn)選擇頻率為四分頻，看結(jié)果是否一致，于是設(shè)置控制寄存器為 8’hF1，擴展寄存器為 8’h00，其仿真結(jié)果如圖 所示： 圖 SPI testbench 設(shè)置 圖 SPI 的仿真波形 可以看到其結(jié)果與預(yù)期一致， sck_o 為系統(tǒng)時鐘的四分頻，且輸出信號也是隨著一個sck_o 時鐘變化而變化，其 mosi_o 與 sck_o 變化一致。本次畢業(yè)設(shè)計所做的工作雖然簡單，但也體會到不少東西。 衷心感謝同一小組的進行畢業(yè)設(shè)計的同學(xué)們，在設(shè)計進行和測試的時候給我的無私的幫助和支持，通過與他們的交流，我不僅了解了關(guān)于調(diào)試方面的知識，還熟悉了誤碼儀各個部分的工作，使我能夠在較短的時間內(nèi)學(xué)到更多的東西。 reg [7:0] bt。b11) sper = dat_i。 wire mstr = spcr[4]。spie。h0。b0011: clkt = 1239。 // 64 439。hff。b1011: clkt = 1239。h00。rst_i) begin case (state) //傳輸狀態(tài)機 239。b01: if (ena) //ena 由 clkt 決定， clkt 為 0 時執(zhí)行，及達到分頻的效果 begin sck_o = ~sck_o。 state = 239。 sc。 江南大學(xué)學(xué)士學(xué)位論文 28 end 239。 state= 239。 // 設(shè)置 sck 極性 state = 239。b0。 // 4096 endcase SPI 接口的仿真及驗證 27 wire ena = ~|clkt。b1001: clkt = 1239。h3f。 // 32 439。b0001: clkt = 1239。 always (posedge clk_i) if(spe amp。 // 時鐘極性 wire cpha = spcr[2]。 // 中斷使能，該位為 1 允許 SPI 中斷 wire spe = spcr[6]。h10。 感謝江南大學(xué)的所有領(lǐng)導(dǎo)，老師和為我們學(xué)習(xí)生活環(huán)境創(chuàng)造一切的人們，正是你們的辛勤工作，才把我培育成了一名合格的大學(xué)生。我所做的控制寄存器的東西便是那些初始化程序執(zhí)行命令。同時對于 SPI 已經(jīng)有著非常通透的了解，并且對 I2C 和 UART 等串口也有一定的了解，對于仿真分析也掌握了一定的技巧。 (|clkt amp?？紤]到這些，其流程圖如下圖 所示 [15]： 00 10 01 11 ena=1 ena=1 ena=1amp。此時為 達到控制速率，使用 ena = ~ I clkt 允許位，只有當其為 1 時，才執(zhí)行此狀態(tài)的程序，否則保持，在此狀態(tài)中，所作的工作是反向 sck 信號，載入數(shù)據(jù)，選中信號片選信號cs 端，變開始發(fā)送接收數(shù)據(jù)，同時此時的第位發(fā)送，便進入 239。 SPI 控制狀態(tài)機是本次設(shè)計的核心部分，其實整個設(shè)計的可以說是大腦，控制著整個 程序的執(zhí)行過程和完成設(shè)計實現(xiàn)功能。 spr:此為速率選擇為，其與擴展寄存器組合成速率選擇，可為 00， 01， 10， 11，與擴展此寄存器組合成一組數(shù)列來選擇數(shù)據(jù)傳輸速率。 ‘ 0’：系統(tǒng)運行允許 ‘ 1’：系統(tǒng)允許禁止 在外圍器件有改變時，由于 FPGA 可以重復(fù)擦 寫 的優(yōu)點，從而在外圍器件有些許改變之時，可以同時稍微改變可編程的程序，因而可編程又有靈活性大的特點。此后再置 為 0，模擬下 1 位數(shù)據(jù)的輸入輸出 …… ，依此完成 8 次循環(huán)，即可完成 1 次通過 SPI 總線傳輸 8 位數(shù)據(jù)的操作。 一個典型的 SPI 系統(tǒng)包括一個主 MPU 和一個或者多個從外圍器件。下降沿到來的時候， SDI 上的電平將所存到寄存器中去，那么這時寄存器 =0101010SDI，這樣在 8 個時鐘脈沖以后，兩個寄存器的內(nèi)容互 相交換一次。 （ 3） SPI2 模式下的 CPOL 為 1， SCK 的空閑電平為高； CPHA 為 0，數(shù)據(jù)在串行同步時鐘的第 1 個跳變沿（由于 CPOL 為高，因此第 1 個跳變沿只能為下降沿）時數(shù)據(jù)被采樣。 SPI 總線包括 1 根串行同步時鐘信號線以及 2 根數(shù)據(jù)線。發(fā)送結(jié)束 中斷標志 。 SPI 的工作模式 SPI 有兩種工作模式，分別為主模式和從模式。這樣，在至少 8 次時鐘信號的改變（上沿和下沿為一次），就可以完成 8 位數(shù)據(jù)的傳輸。 CS:從機片選信號 ,由主機控制輸出。 由于串行總線的信號線比并行總線更少、更簡單 ,越來越多的系統(tǒng)放棄 使用并行總線而采用串行總線。 SPI 通信總線 SPI 顧名思義就是串行外圍設(shè)備接口。 （ 3）狀態(tài)機構(gòu)成的同步時序邏輯模塊更為優(yōu)良。 （ 3）設(shè)計流程圖，狀態(tài)圖。 SPI接口的擴展有硬件和軟件兩種方法 ,軟件模擬 SPI接口方法雖然簡單方便 ,但是速度受到限制，在高速且日益復(fù)雜的數(shù)字系統(tǒng)中，這種方法顯然無 法滿足系統(tǒng)要求，所以采用硬件的方法實現(xiàn)最為切實可行。 串行傳輸是構(gòu)成二進制代碼在一條信道上以位（碼元）為單位，按時間順序逐位傳輸?shù)姆绞健? （ 2） 硬 IP 核是基于某種半導(dǎo)體工藝的物理設(shè)計，已有固定的拓撲布局和具體工藝，并已經(jīng)過工藝驗證，具有保證的性能。將一些數(shù)字電路中常用但比 較復(fù)雜的功能模塊，如 FIR 濾波器， SDRAM 控江南大學(xué)學(xué)士學(xué)位論文 2 制器， PCI 接口等設(shè)計成可修改參數(shù)的模塊，讓其他用戶可以直接調(diào)用，這樣就大大減輕了工程師的負擔，避免重復(fù)勞動。 SOC 技術(shù)的研究、應(yīng)用和發(fā)展是微電子技術(shù)發(fā)展的一個新的里程碑。 本文是 利用 Verilog硬件描述語言編寫出 SPI總線的主機模塊 ,經(jīng)過 Xilinx ISE仿真得出相應(yīng)的仿真波形。摘要 I 畢業(yè)設(shè)計（論文） 題目： SPI 接口 的 仿真及驗證 物聯(lián)網(wǎng)工程 學(xué)院 電子信息工程專業(yè) Abstract II 摘要 在 專用集成電路 （ ASIC)設(shè)計技術(shù)以及超大規(guī)模集成電路 （ VLSI)工藝技術(shù)的飛速發(fā)展的今天 ， FPGA編程的 硬件電路 被越來越多的應(yīng)用于 實現(xiàn)諸如 SPI接口等方面。因為沒有確切的版本協(xié)議，所以不同 廠家的 SPI 接口在技術(shù)上存在一定程度上的差別，甚至?xí)鹌缌x。 SOC 是微電子設(shè)計領(lǐng)域的一場革命，從整個系統(tǒng)的角度出發(fā)，把智能核、信息處理機制、模型算法、芯片結(jié)構(gòu)、各層次電路直至器件的設(shè)計緊密結(jié)合起來，在單個或少數(shù)幾個芯片上完成整個系統(tǒng)的功能，既我們可以把越來越多的電路設(shè)計在同一個芯片中，這里面可能包含有中央處理器 (CPU)，嵌入式內(nèi)存 (Embedded memory)、數(shù)字信號處理器 (DSP)、數(shù)字功能 模塊 (Digital function)、模擬功能模塊 (Analog function)、模擬數(shù)字轉(zhuǎn)換器 (ADC)以及各種外圍配置 (USB, MPEG)等等，這是新發(fā)展的 SOC 技術(shù)。 IP 核是指用于產(chǎn)品應(yīng)用專用的集成電路（ ASIC）或可編程邏輯器件（ FPGA）的邏輯塊或數(shù)據(jù)塊。軟 IP 核又被稱為虛擬器件。例如， 8 單位代碼字符要用 8 條信道并行同時傳輸，一次傳一個字符，收、發(fā)雙方不存在同步問題，速度快，但信道多、投資大，數(shù)據(jù)傳輸中很少采用 [3]。 SPI 總線最典型的應(yīng)用就是主機與外圍設(shè)備 (如 EEPROM、 Flash RAM、 A/D 轉(zhuǎn)換器、LED 顯示器、實時時鐘等 )之間的通信 [4]。 （ 2）熟悉 VERILOG 語言及其開發(fā)環(huán)境 ISE，使用該語言進行數(shù)字電路（ FPGA）設(shè)計，慢慢深入 VERILOG 語言。 （ 2）狀態(tài)機的結(jié)構(gòu)模式簡單。 SPI 接口的仿真及驗證 5 第 2 章 SPI原理分析 SPI 原理主要介紹 SPI 的基本機構(gòu)，工作模式，傳輸模式以及 SPI 的典型協(xié)議，通過對于這些 SPI 的要點介紹，對其工作過程有一個通透了解，從而可以能設(shè)計達到原理目的的功能設(shè)計以及程序的設(shè)計。 SPI 簡介 SPI（ Serial Peripheral Interface）接口是工業(yè)標準的同步串行接口，是一種全雙工、三線通信的系統(tǒng)。 江南大學(xué)學(xué)士學(xué)位論文 6 MISO:主機輸入、從機輸出信號 ,從機在上升沿 (或下降沿 )通過該信號線發(fā)送數(shù)據(jù)給主機 ,主機在下降沿 (或上升沿 )通過該信號線接收該數(shù)據(jù) 。完成一位數(shù)據(jù)傳輸，輸入也使用同樣原理。 SPI 接口的一個缺點：沒有指定的流控制，沒有應(yīng)答機制確認是否接收到數(shù)據(jù) [11]。提供頻率可編程時鐘 。 SPI 主模塊和與之通信的外設(shè)備時鐘相位和極性應(yīng)該一致。 （ 2） SPI1 模式下的 CPOL 也為 0， SCK 的空閑電平為低；但是 CPHA 為 1，數(shù)據(jù)在串行同步時鐘的第二個跳變沿（由于 CPOL 為低，因此第 2 個跳變沿只能為下降沿）時數(shù)據(jù)被采樣。 那么第一個上升沿來的時候 數(shù)據(jù)將會是 SDO=1；寄存器 =0101010X。 用 FPGA 來設(shè)計 SPI 通過對 SPI 的結(jié)構(gòu)的了解可以設(shè)計一個系統(tǒng)框架，按照框架完成輸入輸出的功能。這樣就完成了 1 位數(shù)據(jù)輸入輸出的模擬。同時 FPGA 也有自身的優(yōu)點。 spe ：當此位被置位為 1時，則系統(tǒng)運行，當置位為 0 時，系統(tǒng)不運行。 ‘ 0’：空閑時為低電平 ‘ 1’：空閑時為高電平 分析 SPI 接口模塊的功能之后 ,本文使用有限狀態(tài)機實現(xiàn) SPI 接口模塊的傳輸控制。 01 。其狀態(tài)圖如下圖 所示 [14]： 圖 SPI 程序設(shè)計流程圖 通過以上的分析，首先是設(shè)置控制寄存器以及設(shè)置系統(tǒng)允許，當 spe 為 1 時系統(tǒng)運行，adr_i 為收發(fā)命令時，滿足條件便開始傳送數(shù)據(jù)，傳送數(shù)據(jù)最重要的是 sck 信號產(chǎn)生以及收發(fā)信號的完成，還有收發(fā)信信號與 sck 信號的匹配。 |state)=0 空閑狀態(tài) 輸入數(shù)據(jù)， sck 反向，選片信號成立 spe amp。 SPI 接口的仿真及驗證 21 江南大學(xué)學(xué)士學(xué)位論文 22 第 6 章 結(jié)論與展望 結(jié)論 在此設(shè)計中，不僅對 ISE 軟件使用已經(jīng)非常熟悉，并且對 Verilog 語言設(shè)計也更加熟悉了，從而對以后的學(xué)習(xí)打下了非常好的基礎(chǔ)。比如，我理解到在平時做單片機實驗室那些初始化程序所做的目的。 衷心感謝胡小剛學(xué)長，在我剛?cè)胧值臅r候通過他們的報告來逐漸熟悉此項目，在后面的學(xué)習(xí)過程中，他們也給予了很多軟件方面的幫助，對我提出的問題也很耐心的回答，在這里表示感謝。 //***********輸入數(shù)據(jù)給控制寄存器和狀態(tài)寄存器 ************* always (posedge clk_i or negedge rst_i) if (~rst_i) begin spcr = 839。 end 江南大學(xué)學(xué)士學(xué)位論文 26 //***************設(shè)置控制寄存器 ************************* wire spie = spcr[7]。 // 該位為 1， SPI 設(shè)為主設(shè)備；該位為 0， SPI 設(shè)為從設(shè)備 wire cpol = spcr[3]。 //生成中斷信號 // *********產(chǎn)生時鐘分頻，及完成速率控制 ******************** reg [11:0] clkt。 // 2 439。hf。b0110: clkt = 1239。 // 512 439。h7ff。 sck_o = 139。b00: // 空閑狀態(tài) begin sck_o = cpol。 treg= dat_i