【正文】 析和邏輯綜合等 , 應用十分廣泛。b00。此時為發(fā)送數據的核心狀態(tài)， 其數據接收傳輸寄存器移位完成數據的接收，在接收的同時也發(fā)送了一位數據，當發(fā)送完八江南大學學士學位論文 16 次 后變進入產生個中斷位， 當單片機讀取后變從新設置 spe 為 0 并消除中斷標志位并活零后再次置 1 變開始下一個八位傳輸接收。rst_i spe amp。 圖 SPI testbench 設置 如上圖 所示，其設置如上所述，即在 adr_i=00 時，輸入控制寄存器 F0，當為adr_i=11,輸入擴展寄存器為 所示： 圖 仿真波形 由其結果可知在 mosi_o 在一個 sck_o 時鐘時輸出一位數據，與實際相符，且 sck_o 時鐘剛好為二分頻，輸入數 據位 8’hB5，寫為二進制為 10110101，看 mosi_o 在每個 sck_o 時江南大學學士學位論文 20 鐘為單位看數據輸出為 10110101，與輸入數據保持一致，在第一個數據開始發(fā)送或接收時，可以看到選片信號為 1 成立， inta_o 在第八個時鐘為 1，產生中斷輸出，由結果與實際設計預計一致。 不足之處及未來展望 本次設計只做了一個簡化的 SPI 接口，很多 SPI 的重要模塊和 其它功能未能得到實現。他豐富的知識和淵博的學識是我設計時所有理論知識的源泉，他為我的畢業(yè)設計進行了詳細的講解，為我提出的問題進行了耐心的解答，并指導我如何入手項目和查找資料，為我提供正確 的導向。 // 傳輸 /接收寄存器 reg [1:0] state。 if (adr_i == 239。該位為 1 使口 D 輸出選擇為漏極開路驅動器，為 0 則是推挽式輸出。 //SPI 傳輸一個八位數據完成標志 assign inta_o = spi_iamp。b0000: clkt = 1239。 // 16 439。h7。b1000: clkt = 1239。 // 2048 439。 treg = 839。we_iamp。 //設置相位 end 239。b10: if (ena) begin sck_o = ~sck_o。b00。b11: // if (ena) begin treg = {treg[6:0], miso_i}。b10。b01。 spi_i=0。 // 生成時鐘允許信號，及在此時 clkt 產生使能信號完成信號傳輸 //************** 傳輸數據的狀態(tài)機 **************************** always (posedge clk_i) if (~spe) begin state = 239。h1ff。 // 128 439。b0100: clkt = 1239。h1。 (|clkt amp。 // 始終相位 wire [1:0] spr = spcr[1:0]。 // SPI 系統允許位。 sper = 839。 SPI 接口的仿真及驗證 25 附錄 A SPI 設計程序： module simple_spi_top( input wire clk_i, //時鐘 input wire rst_i, //異步復位 input wire [1:0] adr_i, // 地址 input wire [7:0] dat_i, // 數據輸入 input wire we_i, output reg [7:0] dat_o, // 數據輸出 output wire inta_o, // i 中斷輸出 output reg sck_o, // 串行時鐘輸出 output wire mosi_o, // input wire miso_i , // output reg cs_o )?？刂萍拇嫫鞯拿恳晃挥脕砜刂普麄€系統的運行以及系統特性，通過命令指令便將命令寫到系統中去 .以前的留在腦中的疑問，那些初始化驅動程序便迎刃而解。不僅掌握了 FPGA 設計 SPI 設計，而且對 單片機實現 也 有 了 一個大致的了解。 |state)=0 sck 反向，匹配 sck 信號 spe amp。bt=0 SPI 接口的仿真及驗證 17 圖 SPI 設計流程圖 開始 判斷系統允許位 spe=1 adr_i==239。b10 狀態(tài)?？刂茽顟B(tài)機主要用于片選信號 cs 的選擇，和輸出時鐘 SCLK 的產 生，以及數據載入和輸出等。此刻在速率控制中詳細介紹。 msb：此為為在傳輸時是最高位線發(fā)送還是最低位先發(fā)送。因此，本次便采用 FPGA 來設計 。對于在 SCK 的下降沿輸入數據和上升沿輸出數據的器件，則應取串行時鐘輸出的初始狀態(tài)為 0，即在接口芯片允許時，先置 為 1，以便外圍接口芯片輸出 1 位數據（ MCU 接收 1 位數據），之后再置時鐘為 0，使外圍接口芯片接收 1 位數據 (MCU 發(fā)送 1 位數據 )，從而完成 1 位數據的傳送。單片機通過 SPI接口模塊與 SPI 相連，當單片機以主機模式運行的時候，就可以與系統中的從機實現通信，而當它處于從機模式工作時，就能與寧外一個主機進行數據通信。這樣就完成里一個 SPI 時序。 （ 4） SPI3 模式下的 CPOL 為 1， SCK 的空閑電平為高； CPHA 為 1，數據在串行同步時鐘的第 2 個跳變沿（由于 CPOL 為高，因此第 1 個跳變沿只能為上升沿）時數據被采樣。 SPI 模塊為了和外設進行數據交換，根據外 設工作要求，其輸出串行同步時鐘極性和相位可以進行配置，時鐘極性（ CPOL）對傳輸協議沒有重大的影響。寫沖突保護 。 主模式 將 Master 的數據傳送給 Slave， 8 位數據傳送，傳送完畢，申請中斷，如圖 所示： 圖 SPI 工作主模 式 MOSI MOSI SCLK SCLK SPI 接口的仿真及驗證 7 從模式 在從模式下，每一位數據都是接收到時鐘信號 SCLK 和 CS 信 號之后才發(fā)送 /接收。 要注意的 是， SCLK 信號線只由主設備控制，從設備不能控制信號線。 其中 CS 是控制芯片是否被選中的，也就是說只有片選信號為預先規(guī)定的使能信號時（高電位或低電位） ，對此芯片的操作才有效。在眾多串行總線中 ,SPI 總線與 I2C 總線、 CAN 總線、 USB 等其他常用總線相比有很大優(yōu)勢。是 Motorola 首先在其 MC68HCXX 系列處理器上定義的。 （ 4）狀態(tài)機在高速運算和控制方面更有其巨大的優(yōu)勢。 （ 4）實現仿真。這使得 與 SPI 有關的軟件就相當簡單，使 CPU 有更多的時間處理其他事務。按位發(fā)送，逐位接收，同時還要確認字符，所以要采取同步措施。其共給 用戶的形式是電路物理結構掩模板圖全套工 藝文件，是可以拿來就用的圈套技術。隨著 CPDL/FPGA 的規(guī)模越來越大，設計越來越負雜，使用 IP 核是一個發(fā)展趨勢。 SOC 能提供更好的性能、更低的功耗、更小的印制板 .空間和更低的成本，帶來了電子系統設計與應用的革命性新變革，可廣泛應用于移動電話、硬盤驅動器、個人數字助理和手持電子產品、消費性電子產品等。根據仿真波形分析 ,所設計的 SPI 主機模塊的功能是正確的，并且在Xilinx ISE 中對該模塊進行綜合與實現。相對于軟件實現，硬件具有更多的優(yōu)點?，F在大部分廠家都是參照 Motorola 的定義來設計的。當前的半導體工藝水平己經達到了亞微米水平并正在向 50nm 以下發(fā)展，器件特征尺寸越來越小，芯片集成 規(guī)模越來越大，數百萬門級電路可以集成在一個芯片上，芯片尺寸已從邏輯限制變?yōu)楹副P限制，我們必須找到與常規(guī)集成電路設計思想不同的設計方式，它就是新世紀 IC 設計的主流技術。這樣對減少產品的上市時間、賺取早起的利潤十分有利?？梢陨唐坊能?IP 內核的電路結構總門數一般都在 5000 門以上。 并行傳輸是構成字符的二進制代碼在并行信道上同時傳輸的方式。在眾多串行總線中 ,SPI 總線 相比于 I2C 總線、 CAN 總線、 USB等其他常用總線相比有很大優(yōu)勢 ,如 SPI線的數據傳輸速度可達若干 Mbps, 比 I2C總線快很多。 本文的主要工作及構架 研究的基本內容 （ 1）熟悉通信及通信接口相關方面的知識，學習并掌握 SPI 通信接口的結構，協議及原理。 狀態(tài)機的特點如下： （ 1） 有限狀態(tài)機相對于純硬件數字系統順序方式控制來說更為靈活。 （ 2） 全雙工傳輸方式的設計 如果全部使用狀態(tài) 機的方式完成設計，則可發(fā)現其很難完成全雙工即收發(fā)獨立模式，則在此過程中可以采用流水線設計方式，使之收與發(fā)之間獨立進行，便可完成全雙工傳輸方式的設計。 SPI 總線系統可直接與各個廠家生產的多種標準外圍器件直接接口，該接口一般使用 4 條線：串行時鐘線（ SCLK）、主機輸入 /從機輸出數據線 MISO、主機輸出 /從機輸入數據線 MOSI 和低電平有效的從機選擇線 SS（有的 SPI 接口芯片帶有中斷信號線 INT、有的 SPI 接口芯片沒有主機輸出 /從機輸入數據線 MOSI） [7]。 MOSI:主機輸出、從機輸入信號 ,主機在上升沿 (或下降沿 )通過該信號線發(fā)送數據給從機 ,從機在下降沿 (或上升沿 )通過該信號線接收該數據 。數據輸出通過 SDO 線，數據在時鐘上升沿或下降沿時改變，在緊接著的下降沿或上升沿被讀取。不同的 SPI 設備的 實現方式不盡相同，主要是數據改變和采集的時間不同，在時鐘信號上沿或下沿采集有不同定義。可以當作主機或從機工作 。如果 CPHA=0，在串行同步時鐘的第一個跳變沿（上升或下降）數據被采樣；如果 CPHA=1，在串行同步時鐘的第二個跳變沿（上升或下降）數據被采樣。 （ 1） SPI0 模式下的 CPOL 為 0， SCK 的空閑電平為低； CPHA 為 0，數據在串行同步時鐘的第一個跳變沿（由于 CPOL 為低，因此第 1 個跳變沿只能為上升沿）時數據被采樣。假設下面的 8 位寄存器裝的是待發(fā)送的數據 10101010，上升沿發(fā)送、下降沿接收、高位先發(fā)送 。 SPI 接口的仿真及驗證 9 表 脈沖 主機 SBUFF 從機 SBUFF SDI SDO 0 10101010 01010101 0 0 1 上 0101010x 1010101x 0 1 1 下 01010100 10101011 0 1 2 上 1010100x 0101011x 1 0 2 下 10101001 01010110 1 0 3 上 0101001x 1010110x 0 1 3 下 01010010 10101101 0 1 4 上 1010010x 0101101x 1 0 4 下 10100101 01011010 1 0 5 上 0100101x 1011010x 0 1 5 下 01001010 10110101 0 1 6 上 1001010x 0110101x 1 0 6 下 10010101 01101010 1 0 7 上 0010101x 1101010x 0 1 7 下 00101010 11010101 0 1 8 上 0101010x 1010101x 1 0 江南大學學士學位論文 10 SPI 接口的仿真及驗證 11 第 3 章方案論證 對于 SPI 接口的設計，我們可以分為兩大類，分別為利用單片機如 51 系列單片機實現和利用 FPGA 等可編程邏輯器件編程實現，下面將分別介紹兩種方法的方法。這樣， MCU 在輸出 1 位 SCK 時鐘的同時，可以將接口芯片串行左移，從而輸出 1位數據到 MCS51 單片機的 口（模擬 MCU 的 MISO 線），之后再將置 為 1，使MCS51 系列 單片機從 （模擬 MCU 的 MOSI 線）輸出 1 位數據至串行接口芯片。在 FPGA 不斷地完善改善完美并且功能強大 的今天 ，用硬件實現已經成為 主流 ，在大型系統用硬件實現更加穩(wěn)定。 ‘ 0’：禁止中斷 ‘